[發明專利]基于二維晶體材料的自組裝場效應管及其制造方法

在審

• 申請號: 201710190608.9
• 申請日: 2017-03-28
• 公開（公告）號: CN107134479A
• 公開（公告）日: 2017-09-05
• 發明（設計）人: 鄧濤;張兆浩
• 申請（專利權）人: 北京交通大學
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/423;H01L21/336;H01L29/78
• 代理公司: 北京正理專利代理有限公司11257
• 代理人: 付生輝,陳君智

技術領域

本發明涉及半導體電子器件技術領域。更具體地，涉及一種基于二維晶體材料的自組裝場效應管及其制造方法。

背景技術

場效應晶體管(Field Effect Transistor，FET)簡稱場效應管，主要有兩種類型：結型場效應晶體管(Junction Field-Effect Transistor，JFET)和金屬-氧化物半導體場效應管(metal-oxide semiconductor FET，簡稱MOS-FET)。場效應管是利用控制輸入回路的電場效應來控制輸出回路電流的一種半導體器件，并以此命名。它屬于電壓控制型半導體器件，具有輸入電阻高(107～1015Ω)、噪聲小、功耗低、動態范圍大、易于集成、沒有二次擊穿現象、安全工作區域寬等優點，現已成為雙極型晶體管和功率晶體管的強大競爭者。由于它僅靠半導體中的多數載流子導電，又稱單極型晶體管。場效應管是通過改變外加電壓產生的電場強度來控制其導電能力的半導體器件。它不僅是電子電路的基本單元，而且在能量收集器、逆變器、安定器、傳感器等諸多領域有著廣泛的應用。而基于二維晶體材料的場效應管在保持場效應管優點的前提下，可以將微觀下二維晶體材料優異的電學、磁學、光學性能與宏觀下的超薄性、透明性、柔韌性有機地結合在一起，實現器件的微型化和功能的最大化。

現有基于二維晶體材料的場效應管，其結構大多被限制在二維平面內，結構上的局限性帶來了的應用上的諸多不足。首先，現有基于二維晶體材料的場效應管由于其平面二維結構的限制，需要占用較大的芯片面積，難以充分利用芯片空間資源。通過減小場效應管的特征尺寸可達到減小芯片面積的目的，然而特征尺寸的減小會帶來研發成本的非線性增加。其次，基于二維晶體材料場效應管的平面結構在很大程度上限制了其作為傳感器的性能。例如基于二維晶體材料的平面場效應管型光電探測器，作為光敏材料的平面二維晶體材料對光的吸收率較低，且平面單層光敏材料接收到的光輻射量會隨光入射角的增大而減少，導致其光吸收率及光利用率嚴重不足。又如，基于二維晶體材料的平面場效應管型生化傳感器往往采用背柵或液柵結構，使得二維晶體材料導電溝道充分暴露在被測環境中。背柵平面場效應管的工作柵壓往往較高(～50V)，導致其難以滿足弱電信號和植入式檢測的要求，從而嚴重限制了其應用。液柵平面場效應管由于固液界面雙電層的存在導致其電學特性不易精確分析，從而其檢測的靈敏度和精度有待提高。

與基于二維晶體材料的平面場效應管結構相比，基于二維晶體材料的三維場效應管由于其獨特的空間結構優勢，在提高芯片利用率的同時有望獲得更好的器件性能，有望從根本上解決上述問題。2014年Duy等人率先報道了一種三維(3D)石墨烯場效應管傳感器。該器件利用光刻膠在傳感器導電溝道區域內制作微型圓柱陣列，并在圓柱陣列表面涂覆石墨烯材料，使得單位芯片面積內石墨烯與被檢測物質的接觸反應面積大大增加，從而提高了傳感器的靈敏度。2015年Deng等人利用SU-8光刻膠在非充分曝光下形成的內應力將石墨烯薄膜組裝為可編程圖形化3D器件，實現了對丙酮的檢測。但是，由于SU-8的應力方向不可調、應力值較小、曲率半徑較大(≥250μm)，且較難實現石墨烯場效應管結構，從而限制了其應用。

因此，需要提供一種基于二維晶體材料的自組裝場效應管及其制造方法。

發明內容

針對上述問題，本發明提出了一種基于二維晶體材料的自組裝場效應管及其制造方法，可以在較低成本下批量制造三維(3D)微管式場效應管，大幅度減小芯片占用面積，并將場效應管靈敏度高、適用性強的優點與二維晶體材料優異的電學、光學、磁學特性相結合以提高器件性能，拓展器件應用。

本發明的一個目的在于提供一種基于二維晶體材料的自組裝場效應管。為達到上述目的，本發明采用下述技術方案：

一種基于二維晶體材料的自組裝場效應管，該場效應管利用氮化硅SiNx應力層驅動基于二維晶體材料的平面二維埋柵場效應管自組裝為一種微管式三維場效應管，具體包括：

單晶硅襯底1；

制作過程中設置在單晶硅襯底1的犧牲層2；

設置在單晶硅襯底1以及犧牲層2上的應力層3；

制作完成后，犧牲層2被刻蝕；

一部分設置在單晶硅襯底1上，另一部分設置在應力層3上的柵電極7；

設置在應力層3和柵電極7上的介電層6；

設置在介電層6上的二維晶體材料層4；

一部分設置在單晶硅襯底1上，另一部分設置在二維晶體材料層4上的與柵電極7平行且等距的源電極8和漏電極5；