[發明專利]半導體結構的形成方法和藉此形成的半導體結構

有效

• 申請號: 201710153897.5
• 申請日: 2017-03-15
• 公開（公告）號: CN108630696B
• 公開（公告）日: 2020-07-28
• 發明（設計）人: 江昱維;洪敏峰;邱家榮
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11556
• 分類號: H01L27/11556
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種半導體結構的形成方法和藉此形成的半導體結構。半導體結構的形成方法包括下列步驟：首先，提供一初步結構；該初步結構具有一陣列區；該初步結構包括位于陣列區中的多個第一疊層；接著，形成一第一介電層在第一疊層上；形成一第一硬掩模層在第一介電層上；形成一絕緣材料在第一硬掩模層上；接著，進行一平坦化工藝，該平坦化工藝停止在第一硬掩模層上；之后，移除第一硬掩模層；形成一第二硬掩模層在第一介電層上；形成一第二介電層在第二硬掩模層上；形成多個接觸件穿過第二介電層、第二硬掩模層和第一介電層到達初步結構。

技術領域

本發明是關于一種半導體結構的形成方法和藉此形成的半導體結構。本發明特別是關于使用二個硬掩模層的一種半導體結構的形成方法和藉此形成的半導體結構。

背景技術

為了減少體積、降低重量、增加功率密度和改善可攜帶性等等理由，發展出了三維(3-D)的半導體結構。然而，可能仍是需要對于這類3-D半導體結構和這類3-D半導體結構的形成方法的進一步改善。例如，在3-D存儲裝置中，可能形成用于存儲單元的構建的疊層，其包括交替疊層的導電層和絕緣層。在構成疊層的層中因缺陷或其他原因而造成的不規則部分，可能導致最終的存儲裝置發生不希望的失效。因此，會希望有能夠避免此種不希望的失效的方法。

發明內容

本發明是關于半導體結構的形成方法和藉此形成的半導體結構。

根據一些實施例，一種半導體結構的形成方法包括下列步驟。首先，提供一初步結構。該初步結構具有一陣列區。該初步結構包括位于陣列區中的多個第一疊層。接著，形成一第一介電層在第一疊層上。形成一第一硬掩模層在第一介電層上。形成一絕緣材料在第一硬掩模層上。接著，進行一平坦化工藝，該平坦化工藝停止在第一硬掩模層上。之后，移除第一硬掩模層。形成一第二硬掩模層在第一介電層上。形成一第二介電層在第二硬掩模層上。形成多個接觸件穿過第二介電層、第二硬掩模層和第一介電層到達初步結構。

根據一些實施例，一種半導體結構具有一陣列區和一周邊區。此種半導體結構包括位于陣列區中的多個第一疊層和位于周邊區中一開口。此種半導體結構更包括一第一介電層，設置在第一疊層上，并共形地設置在開口中。此種半導體結構更包括一第一硬掩模層，共形地設置在開口中的第一介電層上。此種半導體結構更包括一絕緣材料，填充到開口的剩余空間中。該絕緣材料具有一平坦上表面。此種半導體結構更包括一第二硬掩模層，設置在第一疊層上的第一介電層上，并設置在開口中的絕緣材料的平坦上表面上。此種半導體結構更包括一第二介電層，設置在第二硬掩模層上。此種半導體結構更包括多個接觸件，穿過第二介電層、第二硬掩模層和第一介電層。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式詳細說明如下：

附圖說明

圖1A～圖1L繪示根據實施例的一半導體結構的形成方法。

圖2A～圖2L繪示根據實施例的另一半導體結構的形成方法。

【符號說明】

102、202：基板

104：凹入部分

106、206：隔絕層

108、208：初始疊層

110、210：導電層

112、212：絕緣層

114、214：不規則部分

116、216：第一疊層

118、218：溝道

120、220：開口

122、222：存儲層

124、224：通道層