[發明專利]用于柵極介電完整性測試的結構

在審

• 申請號: 201710138729.9
• 申請日: 2017-03-09
• 公開（公告）號: CN108573888A
• 公開（公告）日: 2018-09-25
• 發明（設計）人: 蔣昊;金秋敏
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;劉愛平

本發明實施例提供了一種用于GDI測試的結構，包括：襯底；晶體管，包括位于襯底上的柵極介電層，位于柵極介電層上的柵極，以及位于襯底內的源/漏極；第一金屬線、第二金屬線和第三金屬線，位于柵極上方且位于同一層并相互絕緣地間隔設置；位于第一金屬線、第二金屬線和第三金屬線上方的柵極焊盤、源/漏極焊盤以及襯底焊盤，柵極通過第一金屬線連接至柵極焊盤，源/漏極通過第二金屬線連接至源/漏極焊盤，襯底通過第三金屬線連接至襯底焊盤。由此可見，本發明實施例提供的結構中，柵極、源/漏極和襯底通過同一層的金屬線連接至各自的焊盤，可以在該層進行GDI測試，從而減少了GDI測試所依賴的金屬線層數，保證了測試效率。

技術領域

本發明涉及集成電路領域，更具體地涉及一種用于柵極介電完整性測試的結構。

背景技術

金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)，或者稱是金屬-絕緣體(insulator)-半導體場效應晶體管，可以簡稱為MOS管。一般地，為了避免金屬短路，柵極(Gate)通過金屬3(Metal3，M3)連接至柵極焊盤(pad)，源極/漏極(Source/Drain，S/D)通過金屬2(Metal2，M2)連接至S/D焊盤，襯底(Bulk)通過金屬1(Metal1，M1)連接至襯底焊盤，如圖1或圖2所示。其中金屬2位于金屬1的上層，且金屬3位于金屬2的上層。基于這種結構設計，柵極、源/漏極和襯底通過不同層的金屬連接到各自的焊盤，只有在各層金屬都完成之后才能進行柵極介電完整性(Gate DielectricIntegrity，GDI)測試，即針對圖1或圖2所示的結構僅能在金屬3及以上進行GDI測試，這樣導致GDI測試所依賴的金屬層數過多，從而影響測試效率。

發明內容

考慮到上述問題而提出了本發明。本發明提供了一種用于柵極介電完整性測試的結構，柵極、源/漏極和襯底通過同一層的金屬線連接至各自的焊盤，可以在該層進行測試，從而減少了GDI測試所依賴的金屬線層數，保證了測試效率。

根據本發明的第一方面，提供了一種用于柵極介電完整性測試的結構，包括：

襯底，所述襯底內設有拾取區；

晶體管，包括位于所述襯底上的柵極介電層，位于所述柵極介電層上的柵極，以及位于所述襯底內的源/漏極；

位于所述柵極上方的第一金屬線、第二金屬線和第三金屬線，所述第一金屬線、所述第二金屬線和所述第三金屬線位于同一層并相互絕緣地間隔設置；

位于所述第一金屬線、所述第二金屬線和所述第三金屬線上方的柵極焊盤、源/漏極焊盤以及襯底焊盤，所述柵極通過所述第一金屬線連接至所述柵極焊盤，所述源/漏極通過所述第二金屬線連接至所述源/漏極焊盤，所述襯底通過所述第三金屬線連接至所述襯底焊盤。

示例性地，所述拾取區的數量為若干個并相間隔地圍成至少一個包圍所述晶體管的環形區域，相鄰的所述拾取區之間電連接。

示例性地，所述環形區域為矩形區域，圍成所述矩形區域的所述拾取區中，部分所述拾取區沿第一方向間隔地排列，另一部分所述拾取區沿第二方向間隔地排列，所述第二方向垂直于第一方向。

示例性地，所述拾取區排列成日字形，所述矩形區域的數量為兩個，每個所述矩形區域設置有所述晶體管。

示例性地，所述柵極的數量為若干個，并沿所述第一方向間隔排列，所述第一金屬線與所述柵極的端部電連接。

示例性地，還包括偽柵極，所述偽柵極位于沿所述第二方向間隔排列的拾取區上。

示例性地，所述第三金屬線的數量為若干個，在所述第一方向上相鄰的兩個所述拾取區通過所述第三金屬線電連接；