[發明專利]接觸插塞布局的制作方法

有效

• 申請號: 201710137695.1
• 申請日: 2017-03-09
• 公開（公告）號: CN108573079B
• 公開（公告）日: 2019-11-19
• 發明（設計）人: 王嫈喬;童宇誠;何建廷;馮立偉;黃書涵
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;H01L27/02;H01L27/108
• 代理公司: 11105 北京市柳沈律師事務所
• 代理人: 陳小雯<國際申請>=<國際公布>=<進入

本發明公開一種接觸插塞布局的制作方法，該制作方法包含有以下步驟：(a)接收多個主動區域圖案與多個彼此平行的埋藏式柵極圖案，該多個主動區域圖案分別與二該埋藏式柵極圖案重疊以于各該主動區域圖案內形成二個重疊區域以及該二個重疊區域之間的一接觸插塞區域；以及(b)分別于該多個接觸插塞區域上形成一接觸插塞圖案，該接觸插塞圖案包含一平行四邊形形狀，該平行四邊形形狀的內角不等于90度，且該多個接觸插塞圖案分別與各該主動區域內的二該埋藏式柵極圖案部分重疊，其中該步驟(a)至該步驟(b)是于一電腦裝置內進行。

技術領域

本發明涉及一種接觸插塞布局的制作方法，尤其是涉及一種半導體存儲器元件的位線接觸插塞布局的制作方法。

背景技術

動態隨機存取存儲器(dynamic random access memory，以下簡稱為DRAM)是一種主要的揮發性(volatile)存儲器，且是很多電子產品中不可或缺的關鍵元件。DRAM由數目龐大的存儲單元(memory cell)聚集形成一陣列區，用來存儲數據，而每一存儲單元則由一金屬氧化半導體(metal oxide semiconductor，以下簡稱為MOS)晶體管與一電容(capacitor)串聯組成。

電容是通過存儲電極(storage node)與形成于電極接觸洞(node contact)中的導電結構電連接，并與MOS晶體管的漏極形成一位存取的通路，用于達到存儲或輸出數據的目的。隨著DRAM集成度的提升，必須要減低DRAM存儲單元中被電容所占據的面積，而為了使電容的電容量維持一個可以接受的數值，現有技術是采用堆疊電容的技術(stackedcapacitor)。堆疊電容的使用除了可以提供高電容量之外，也可降低每一個DRAM存儲單元之間的相互干擾，更可對此種基本堆疊電容作多種形式的變化以提高表面積。一般而言，堆疊電容可以由其制造程序區分為字符線上電容(capacitor over bit line，以下簡稱為COB)與字符線下電容(capacitor under bit line，CUB)。

請參閱圖1，圖1為一現有DRAM結構的剖面示意圖。如圖1所示，在DRAM結構中，通過存儲電極接觸插塞(storage node contact plug)SC提供MOS晶體管與電容之間的電連接，并通過位線接觸插塞(bit line contact plug)BC提供MOS晶體管與位線(bit line)BL之間的電連接。然而，隨著DRAM存儲單元的集成度提高，COB中的存儲電極接觸插塞SC與位線接觸插塞BC之間可能通過主動區域AA電連接，而造成短路，如圖1中的圓圈所示。而存儲電極接觸插塞-位線接觸插塞短路(SC-BC short)將造成嚴重的制作工藝良率與產品問題。因此，在持續提升DRAM存儲單元的集成度的前提下，仍維持DRAM性能的制作工藝方法一直是DRAM技術開發所努力的方向。

發明內容

是以，本發明的一目的在于提供一種避免SC-BC短路的接觸插塞布局的制作方法。

本發明提供一種接觸插塞布局的制作方法，該制作方法包含有以下步驟：(a)接收多個主動區域圖案與多個彼此平行的埋藏式柵極(buried gate)圖案，且該等主動區域圖案分別與二該埋藏式柵極圖案重疊以于各該主動區域圖案形成二個重疊區域以及該二個重疊區域之間的一接觸插塞區域；以及(b)分別于該等接觸插塞區域上形成一接觸插塞圖案，該接觸插塞圖案包含一平行四邊形形狀，該平行四邊形形狀的夾角不等于90度，且該等接觸插塞圖案分別與各該主動區域內的二該埋藏式柵極圖案部分重疊，其中該步驟(a)至該步驟(b)是進行于一電腦裝置內。