[發明專利]寬數據類型的比較的方法和裝置

有效

• 申請號: 201680039390.0
• 申請日: 2016-05-25
• 公開（公告）號: CN107851007B
• 公開（公告）日: 2022-05-06
• 發明（設計）人: 卓恩·尼斯塔德
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F7/02
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 林強

1.一種處理器，包括：

比較電路，用于執行多個比較操作以比較第一值和第二值，所述第一值和第二值中的每個具有大于N位的長度，并且每個比較操作在所述第一值和第二值的相應N位上進行操作；并且

所述比較電路響應于多個比較指令以執行所述多個比較操作以形成序列，使得每個比較操作被布置為輸出包括所述序列中的任何先前比較操作的比較結果的累積比較結果，并且使得對于除了在所述序列中的最終比較操作之外的每個比較操作，通過更新存儲在存儲電路中的描述符將所述累積比較結果提供用作所述序列中下一比較操作的輸入，其中：

所述比較電路被布置為針對在所述序列中的第一比較操作之后的至少每個比較操作，使用存儲在所述存儲電路中的所述描述符以用作針對該比較操作的輸入；并且

所述多個比較指令包括第一比較指令和最終比較指令。

2.如權利要求1所述的處理器，其中：

所述描述符包括來自所述序列中的先前比較操作的所述累積比較結果。

3.如權利要求2所述的處理器，其中：

除了第一比較指令之外的至少每個比較指令在輸入參數中標識所述描述符。

4.如權利要求2所述的處理器，其中：

除了所述最終比較操作之外的多個比較操作中的每個比較操作通過更新存儲在所述存儲電路中的所述描述符，來提供所述累積比較結果以用作所述序列中的下一比較操作的輸入。

5.如權利要求2-4中任一項所述的處理器，其中：

所述多個比較指令包括鏈接的比較指令；以及

所述比較電路響應于所述鏈接的比較指令以執行在所述序列中的相關比較操作，所述相關比較操作使用待操作的所述第一值和第二值的N位以及輸入描述符作為輸入，所述比較電路被配置為輸出作為所述相關比較操作的結果的描述符，所述描述符被用作后續比較操作的輸入。

6.如權利要求2-4中任一項所述的處理器，其中：

所述比較電路響應于最終鏈接的比較指令來執行所述序列中的最終比較操作，所述最終比較操作使用待操作的所述第一值和第二值的N位以及輸入描述符作為輸入，并且所述比較電路被布置為輸出作為所述最終比較操作的結果的比較結果以用于所述第一值和第二值的比較。

7.如權利要求2-4中任一項所述的處理器，其中：

所述比較電路響應于第一鏈接的比較指令來執行所述第一比較操作，所述第一比較操作使用待操作的所述第一值和第二值的N位作為輸入，并且所述比較電路被布置為輸出作為所述第一比較操作的結果的描述符，所述描述符被用作后續比較操作的輸入。

8.如權利要求2-4中任一項所述的處理器，其中：

比較函數作為所述多個比較操作的輸入被提供，其中，所述比較函數限定將在所述第一值和第二值之間執行的比較的類型。

9.如權利要求8所述的處理器，其中：

所述比較函數作為所述第一比較操作的輸入被提供；以及

被提供用作除所述第一比較操作之外的每個比較操作的輸入的所述描述符，標識被提供用作所述第一比較操作的輸入的比較函數。

10.如權利要求8所述的處理器，其中：

所述比較函數被提供用作所述序列中的最終比較操作的輸入。

11.如權利要求1-4中任一項所述的處理器，其中：

所述第一值和第二值都是整數。

12.如權利要求1-4中任一項所述的處理器，其中：

所述第一值和第二值都是浮點數。

13.如權利要求1-4中任一項所述的處理器，其中：

所述第一值和第二值各自具有N位的倍數的長度。