[實(shí)用新型]一種復(fù)數(shù)除減運(yùn)算速度比較與顯示裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201621391859.0
• 申請(qǐng)日: 2016-12-19
• 公開（公告）號(hào): CN206322147U
• 公開（公告）日: 2017-07-11
• 發(fā)明（設(shè)計(jì)）人: 張靜
• 申請(qǐng)（專利權(quán)）人: 榆林學(xué)院
• 主分類號(hào): G06F7/52
• 分類號(hào): G06F7/52;G06F7/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本實(shí)用新型屬于復(fù)數(shù)運(yùn)算控制的設(shè)備或裝置技術(shù)領(lǐng)域，具體涉及到一種復(fù)數(shù)除減運(yùn)算速度比較與顯示裝置。

背景技術(shù)

復(fù)數(shù)在電學(xué)、流體力學(xué)等得到了發(fā)展，復(fù)數(shù)是數(shù)學(xué)計(jì)算中經(jīng)常用到的。研究復(fù)數(shù)運(yùn)算，提高復(fù)數(shù)的運(yùn)算速度很有意義。為此，學(xué)校也開有相關(guān)的專業(yè)課，產(chǎn)生復(fù)數(shù)除減運(yùn)算平臺(tái)。產(chǎn)生復(fù)數(shù)除減運(yùn)算的實(shí)驗(yàn)平臺(tái)也很多，主要存在以下幾種：1.基于單片機(jī)的復(fù)數(shù)除減運(yùn)算實(shí)驗(yàn)平臺(tái)；2.基于ARM處理器的復(fù)數(shù)除減運(yùn)算實(shí)驗(yàn)平臺(tái)；3.基于DSP的復(fù)數(shù)除減運(yùn)算實(shí)驗(yàn)平臺(tái)等。這些復(fù)數(shù)除減運(yùn)算實(shí)驗(yàn)平臺(tái)存在以下不足：復(fù)數(shù)除減運(yùn)算實(shí)驗(yàn)平臺(tái)相互獨(dú)立；不能直觀地研究出復(fù)數(shù)除減運(yùn)算的速度；未能鍛煉學(xué)生綜合分析能力；未能充分地激發(fā)學(xué)生的全局意識(shí)、提高學(xué)生認(rèn)識(shí)。

發(fā)明內(nèi)容

本實(shí)用新型所要解決的技術(shù)問題在于克服上述復(fù)數(shù)除減運(yùn)算實(shí)驗(yàn)平臺(tái)的不足,提供一種復(fù)數(shù)除減運(yùn)算速度比較與顯示裝置，這種裝置能直觀地看出復(fù)數(shù)除減運(yùn)算速度快慢，提高學(xué)生的認(rèn)識(shí)及創(chuàng)新能力。

解決上述技術(shù)問題采用的技術(shù)方案是：

由于本實(shí)用新型采用控制器電路產(chǎn)生復(fù)數(shù)除減運(yùn)算，當(dāng)開始復(fù)數(shù)除減運(yùn)算時(shí)，集成電路U2發(fā)出開始脈沖信號(hào)，信號(hào)從集成電路U2的引腳56輸出，同時(shí)，報(bào)警電路啟動(dòng)，高電平信號(hào)從集成電路U2的引腳38輸出，輸入到發(fā)光二級(jí)管D2，點(diǎn)亮D2；當(dāng)結(jié)束復(fù)數(shù)除減運(yùn)算時(shí)，集成電路U2發(fā)出結(jié)束脈沖信號(hào)，信號(hào)從集成電路U2的引腳55輸出，同時(shí)，報(bào)警電路啟動(dòng)，低電平信號(hào)從集成電路U2的引腳38輸出，輸入到發(fā)光二級(jí)管D2，關(guān)閉D2。

采用FPGA電路產(chǎn)生復(fù)數(shù)除減運(yùn)算，當(dāng)FPGA內(nèi)部的復(fù)數(shù)除減運(yùn)算開始時(shí)，點(diǎn)亮發(fā)光二級(jí)管D1，指示FPGA電路產(chǎn)生復(fù)數(shù)除減運(yùn)算開始；當(dāng)FPGA電路完成復(fù)數(shù)除減運(yùn)算時(shí)，關(guān)閉D1，同時(shí)FPGA電路根據(jù)集成電路U2發(fā)送來的開始，及結(jié)束信號(hào)，計(jì)算出控制器電路電路進(jìn)行復(fù)數(shù)除減運(yùn)算所需的時(shí)間t1，并計(jì)算出自身產(chǎn)生的復(fù)數(shù)除減運(yùn)算所需時(shí)t2，進(jìn)而求出復(fù)數(shù)除減運(yùn)算的時(shí)間差t＝t1-t2；與此同時(shí)，啟動(dòng)LCD顯示邏輯，將復(fù)數(shù)除減運(yùn)算的時(shí)間差t顯示在LCD1602上。該裝置設(shè)計(jì)合理、控制簡(jiǎn)單、外圍元件少，直觀地看出復(fù)數(shù)除減運(yùn)算速度快慢，可應(yīng)用于運(yùn)算復(fù)數(shù)運(yùn)算及速度優(yōu)化裝置。

附圖說明

圖1是本實(shí)用新型電氣原理方框圖。

圖2是控制器電路，報(bào)警電路的電子線路原理圖。

圖3是FPGA電路，顯示電路的電子線路原理圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)說明，但本實(shí)用新型不限于這些實(shí)施例。

實(shí)施例1

在圖1中，本實(shí)用新型一種復(fù)數(shù)除減運(yùn)算速度比較與顯示裝置由控制器電路,FPGA電路，顯示電路，報(bào)警電路連接構(gòu)成。其中，控制器電路產(chǎn)生一種復(fù)數(shù)運(yùn)算的啟動(dòng)，及停止脈沖信號(hào)，用于計(jì)算復(fù)數(shù)運(yùn)算的時(shí)間；報(bào)警電路，指示復(fù)數(shù)運(yùn)算的時(shí)間，該電路的輸入端接控制器電路的輸出端；FPGA電路，實(shí)現(xiàn)硬件復(fù)數(shù)除減運(yùn)算，該電路的輸入端接控制器電路的輸出端；顯示電路，顯示出復(fù)數(shù)除減運(yùn)算的時(shí)間差值，該電路的輸入端接FPGA電路的輸出端。

在圖2中，本實(shí)施例的控制器電路由集成電路U2，電容C1，C2，C3，電阻R1，無源晶振Y1連接構(gòu)成。其中，集成電路U2的型號(hào)為C8051F010，集成電路U2的引腳18，19接無源晶振Y1的兩端，電容C1的一端接地，電容C1的另一端接集成電路U2的引腳18，電容C2的一端接地，電容C2的另一端接集成電路U2的引腳19，集成電路U2的引腳20接電阻R1，電容C3的一端，電阻R1，電容C3的另一端接地，集成電路U2的引腳16,17,62,31,40接3V，集成電路U2的引腳41,30,61,5,15接地。

報(bào)警電路是由電阻R2，R3，發(fā)光二極管D2,D1連接構(gòu)成，其中，電阻R2的一端接集成電路U2的引腳38，電阻R2的另一端接發(fā)光二極管D2的一端，發(fā)光二極管D2的另一端接地；電阻R3的一端接集成電路U1的引腳P6，電阻R3的另一端接發(fā)光二極管D1的一端，發(fā)光二極管D1的另一端接地。