[實用新型]一種高速并口運動控制接口模塊有效
| 申請號: | 201620013280.4 | 申請日: | 2016-01-01 |
| 公開(公告)號: | CN205354009U | 公開(公告)日: | 2016-06-29 |
| 發明(設計)人: | 劉少君;謝志文;劉哲;蘭里 | 申請(專利權)人: | 廣州市鍥致智能技術有限公司 |
| 主分類號: | G06F13/20 | 分類號: | G06F13/20 |
| 代理公司: | 廣州市越秀區哲力專利商標事務所(普通合伙) 44288 | 代理人: | 湯喜友 |
| 地址: | 510000 廣東省廣*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 高速 并口 運動 控制 接口 模塊 | ||
技術領域
本專利涉及一種運動控制接口模塊,具體涉及一種高速并口運動控制接口模塊。
背景技術
隨著在運動控制系統中大量外設的增加,要求運動控制系統能雙向地連接多種外設,對高速外設還要求高速數據傳輸。如果用RS232串口通信顯然不能滿足要求,若用USB接口雖然能滿足要求,但其固件和驅動程序的編程都比較復雜,而且將USB接口用于中低速系統中顯得有些浪費。
運動控制系統一般基于計算機,而計算機并口傳統的傳輸模式為標準并口(SPP),數據傳輸方向一般是從計算機到外圍設備,只能輸出數據,不能輸入數據,這也限制了并行口高速數據通信的應用。
實用新型內容
針對現有技術的不足,本實用新型的目的旨在于提供一種高速并口運動控制接口模塊,可實現數據向不同的設備傳輸,并可大大地提高運動控制系統與外設的通信速度和穩定性。
為實現上述目的,本實用新型采用如下技術方案:
一種高速并口運動控制接口模塊,包括與PC機連接的PC機EPP接口、與PC機EPP接口連接的EPP通信模塊、與EPP通信模塊連接的FPGA主芯片、與FPGA主芯片連接的高速光耦電路、與高速光耦電路連接的差分信號電路以及與差分信號電路連接的伺服接口;所述的EPP通信模塊與FPGA主芯片通過接口數據總線連接。
所述的高速并口運動控制接口模塊還包括與FPGA主芯片連接的FPGA配置電路、與FPGA主芯片連接的鎖相環電源電路、與FPGA主芯片連接的電源電路、與FPGA主芯片連接的系統時鐘電路、與FPGA主芯片連接的EEPROM存儲電路以及與FPGA主芯片連接的D/A轉換電路。
所述的高速并口運動控制接口模塊還包括與FAGA主芯片連接的低速光耦電路和與低速光耦電路連接的IO端口。
相比現有技術,本實用新型的有益效果在于:其通過采用PC機EPP接口、EPP通信模塊、FPGA主芯片、高速光耦電路、差分信號電路以及伺服接口的結合設計,可實現數據向不同的設備傳輸,并可大大地提高運動控制系統與外設的通信速度和穩定性。
附圖說明
圖1是本實用新型的一種高速并口運動控制接口模塊的驅動接口板框圖。
具體實施方式
下面,結合附圖以及具體實施方式,對本實用新型做進一步描述:
如圖1所示,為本實用新型的一種高速并口運動控制接口模塊,包括與PC機連接的PC機EPP接口、與PC機EPP接口連接的EPP通信模塊、與EPP通信模塊連接的FPGA主芯片、與FPGA主芯片連接的高速光耦電路、與高速光耦電路連接的差分信號電路以及與差分信號電路連接的伺服接口;所述的EPP通信模塊與FPGA主芯片通過接口數據總線連接。
在此運作過程中,首先對計算機發送一條簡單的信號,此信號通過PC機EPP接口進入EPP通信模塊;然后,EPP通信模塊中的接口數據總線通過綜合使用nAstrb和nDstrb兩條控制線可以快速的向FPGA主芯片傳輸數據;數據通過FPGA主芯片的處理后進入高速光耦電路,所述的高速光耦電路對電磁干擾進行隔離,然后將數據在差分信號電路中轉換成差分信號,差分信號輸出到伺服接口,最后傳遞給機械臂,從而實現機械臂運作。同時,也可以通過接口數據總線將數據從FPGA主芯片傳輸給EPP通信模塊,然后通過PC機EPP接口將信號傳輸給PC機。因此,在本實用新型的高速并口運動控制接口模塊中,所述的EPP通信模塊可以快速的實現數據向不同的設備傳輸,并可大大地提高運動控制系統與外設的通信速度和穩定性。
所述的高速并口運動控制接口模塊還包括與FPGA主芯片連接的FPGA配置電路、與FPGA主芯片連接的鎖相環電源電路、與FPGA主芯片連接的電源電路、與FPGA主芯片連接的系統時鐘電路、與FPGA主芯片連接的EEPROM存儲電路以及與FPGA主芯片連接的D/A轉換電路。
所述的FPGA配置電路設有串行配置芯片,所述的FPGA主芯片主動輸出控制和同步信號給FPGA主芯片的串行配置芯片,串行配置芯片收到信號后,把配置數據發給FPGA主芯片,完成配置過程。
所述的鎖相環電源電路是用于對FPGA主芯片接收到的信號頻率進行處理的一種電路模塊。
所述的電源電路用于給FPGA主芯片的內核和外部接口供電。
所述的系統時鐘電路用于給FPGA主芯片提供外部時鐘信號。
所述的EEPROM存儲電路用于保存系統中一些重要的數據,例如板號、密碼等。
所述的D/A轉換電路用于將系統中的數字信號轉換成模擬信號。
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