[發明專利]三維架構非依電性存儲器的控制器裝置與操作方法

有效

• 申請號: 201611205443.X
• 申請日: 2016-12-23
• 公開（公告）號: CN106935271B
• 公開（公告）日: 2020-09-15
• 發明（設計）人: 戴穎煜;賴瑾;朱江力
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: G11C16/34
• 分類號: G11C16/34
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

本申請公開三維架構非依電性存儲器的控制器裝置與操作方法。所述控制器裝置包括錯誤檢查和糾正電路以及控制器?？刂破黢罱又寥S架構非依電性存儲器與錯誤檢查和糾正電路?？刂破骺梢砸勒瘴锢淼刂反嫒∪S架構非依電性存儲器的目標字線。控制器將三維架構非依電性存儲器的多個字線分群為多個字線群，其中不同字線群具有不同的碼字結構。控制器依據目標字線所屬字線群的碼字結構來控制錯誤檢查和糾正電路，而錯誤檢查和糾正電路依據控制器的控制而產生碼字用以存放于目標字線，或依據控制器的控制而檢查來自目標字線的碼字。

技術領域

本發明涉及一種非依電性存儲器，且特別涉及一種三維架構非依電性存儲器的控制器裝置與操作方法。

背景技術

與非式(NAND)快閃存儲器(FLASH memory)技術已進展至三維架構(3-dimensional architecture)。圖1繪示了三維架構快閃存儲器100的立體示意圖。如圖1所示，位線(bitline)110、上選擇器(upper selector)120、字線(wordline)130與下選擇器(lower selector)140堆迭于基板(substrate)150上。在三維架構快閃存儲器100中，多個字線130堆迭于上選擇器120與下選擇器140之間，其中字線130的層數是依照設計需求決定的。多個溝道(channel，又稱之為“通道”)160貫穿于上選擇器120、字線130與下選擇器140，如圖1所示。

圖2繪示了圖1所示三維架構快閃存儲器100的俯視示意圖。圖3繪示了圖1與圖2所示溝道160的等效電路示意圖。圖3所示三維架構快閃存儲器100具有5層字線130，分別標示為130_1、130_2、130_3、130_4與130_5。

圖3所示溝道160具有上開關161與下開關163。上開關161的第一端耦接至對應的位線110。上開關161的控制端受控于上選擇器120的控制信號DSG。下開關163的第一端耦接至基板150的源線(source line)170。下開關163的控制端受控于下選擇器140的控制信號SSG。圖3所示溝道160還具有5個浮柵晶體管162_1、162_2、162_3、162_4與162_5，其柵極分別受控于字線130_1、130_2、130_3、130_4與130_5。浮柵晶體管162_1、162_2、162_3、162_4與162_5串接于上開關161的第二端與下開關163的第二端之間，如圖3所示。

三維架構快閃存儲器解決了已知二維架構的快閃存儲器的一些問題，卻也產生了另一些問題。一些共同的問題包括數據保持特性(data retention)、讀取干擾(readdisturb)或編程干擾(program disturb)等，其將導致記憶胞(cell)電壓分布的變化，進而導致可靠性降低。二維架構的快閃存儲器與三維架構的快閃存儲器具有不同的特性，這對NAND快閃存儲器的耐用性有不同的影響。主要的區別是三維架構的NAND快閃存儲器具有較大的“字線對字線的變異”(wordline-to-wordline variation)。不同層的字線之間的錯誤位的分布是不均勻的。