[發明專利]數字電路結構

有效

• 申請號: 201611187515.2
• 申請日: 2016-12-21
• 公開（公告）號: CN107017873B
• 公開（公告）日: 2021-09-03
• 發明（設計）人: 藤原英弘;林志宇;吳威震;陳炎輝;廖宏仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;G11C11/419
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種電路結構，包括與位線連接的多個存儲單元，每個所述存儲單元包括：

第一晶體管，包括柵極、源極和漏極，其中，第一閾值電壓與所述第一晶體管相關聯；

第二晶體管，包括柵極、源極和漏極，其中，第二閾值電壓與所述第二晶體管相關聯；

存儲節點，連接至所述第一晶體管的柵極；以及

字線，連接至所述第二晶體管的柵極；

其中，每個所述存儲單元的所述第一晶體管和所述第二晶體管串聯連接，當所述多個存儲單元中的第一存儲單元的所述第二晶體管導通并且所述第一晶體管不導通時，所述多個存儲單元中的第二存儲單元的所述第一晶體管導通并且所述第二晶體管不導通，其中，所述第一閾值電壓低于所述第二閾值電壓；

其中，所述第一晶體管包括：

第一擴散區；

第一條帶，用作第一柵極線并且具有：

第一段，跨過所述第一擴散區；

第二段，跨過所述第一擴散區；和

第三段，將所述第一段耦接至所述第二段；以及

所述第二晶體管包括：

第二擴散區；

第二條帶，用作跨過所述第二擴散區的第二柵極線；

第三條帶，用作跨過所述第二擴散區的第三柵極線；

其中，使用不同于所述第二柵極線和所述第三柵極線的第一層將所述第二柵極線耦接至所述第三柵極線。

2.根據權利要求1所述的電路結構，其中，所述存儲節點被配置為存儲為0的位值或為1的位值。

3.根據權利要求2所述的電路結構，其中，所述第二晶體管能將存儲在所述存儲節點上的位值輸出至所述第二晶體管的漏極。

4.根據權利要求2所述的電路結構，還包括：存儲元件，連接至所述存儲節點。

5.根據權利要求4所述的電路結構，其中，所述存儲元件是電性的。

6.根據權利要求5所述的電路結構，其中，所述存儲元件包括電容。

7.根據權利要求4所述的電路結構，其中，所述存儲元件是磁性的。

8.一種SRAM單元結構，包括多個存儲單元，每個所述存儲單元包括：

讀端口，包括第一端、第二端和第三端，所述讀端口與讀端口閾值電壓相關聯；

拉元件，包括第一端和第二端，所述拉元件的第一端連接至所述讀端口的第三端，所述拉元件與拉元件閾值電壓相關聯；

位值存儲元件，包括連接至所述拉元件的第二端的輸出端；

所述SRAM單元結構還包括：

位線，連接至每個所述存儲單元的所述讀端口的第一端；以及

字線，連接至每個所述存儲單元的所述讀端口的第二端；

其中，當所述多個存儲單元中的第一存儲單元的所述讀端口導通并且所述拉元件不導通時，所述多個存儲單元中的第二存儲單元的所述拉元件導通并且所述讀端口不導通，所述讀端口閾值電壓高于所述拉元件閾值電壓；

其中，所述讀端口包括：

第一擴散區；

第一條帶，用作跨過所述第一擴散區的第一柵極線；

第二條帶，用作跨過所述第一擴散區的第二柵極線；

其中，使用不同于所述第一柵極線和所述第二柵極線的第一層將所述第一柵極線耦接至所述第二柵極線；

位于所述第一條帶和所述第二條帶之間的所述第一擴散區的第一部分與所述讀端口的所述第三端相關聯；

所述第一擴散區的第二部分和所述第一擴散區的第三部分與所述讀端口的所述第一端相關聯；以及

所述第一條帶和所述第二條帶與所述讀端口的所述第二端相關聯。

9.根據權利要求8所述的SRAM單元結構，其中，所述讀端口包括NMOS晶體管，并且所述拉元件包括NMOS晶體管，其中，所述拉元件還包括第三端，并且所述拉元件的第三端接地。