[發明專利]基于嵌入式電容基板的電源噪聲抑制裝置

有效

• 申請號: 201611186247.2
• 申請日: 2016-12-20
• 公開（公告）號: CN106645909B
• 公開（公告）日: 2019-03-29
• 發明（設計）人: 王振軒;邊燕飛;盧立東;楊艷紅;蔡萌
• 申請（專利權）人: 中國電子科技集團公司第五十四研究所
• 主分類號: G01R19/25
• 分類號: G01R19/25
• 代理公司: 河北東尚律師事務所 13124
• 代理人: 王文慶

1.基于嵌入式電容基板的電源噪聲抑制裝置，其特征在于：包括設置于嵌入式電容式基板的VRM供電網絡、FPGA芯片、負載模塊、電流電壓取樣模塊、三路模擬調理電路和SMA測試接口；所述VRM供電網絡的第一電壓輸出端輸出供電電壓至FPGA芯片的電壓輸入端，FPGA芯片的I/O口與負載模塊相連接，FPGA芯片的電壓輸出端輸出電壓信號至電流電壓取樣模塊的電壓輸入端；電流電壓取樣模塊將電壓信號采樣獲得含噪取樣信號和無噪取樣信號，將含噪取樣信號和無噪取樣信號均經信號輸出端輸出至三路模擬調理電路中對應的采樣信號輸入端；VRM供電網絡的第二電壓輸出端輸出供電電壓至三路模擬調理電路的電壓輸入端；三路模擬調理電路將采樣信號進行兩級放大后輸出放大信號至SMA測試接口。

2.根據權利要求1所述的基于嵌入式電容基板的電源噪聲抑制裝置，其特征在于：所述嵌入式電容式基板為基于嵌入式電容的基板，所述嵌入式電容由電源層、介質層和地層組成，介質層位于電源層和地層之間；所述基板包括所述電源層和所述地層，所述電源層和所述地層之間構成嵌入式電容。

3.根據權利要求2所述的基于嵌入式電容基板的電源噪聲抑制裝置，其特征在于：所述介質層由C-ply材料制成。

4.根據權利要求1-3任一所述的基于嵌入式電容基板的電源噪聲抑制裝置，其特征在于：所述VRM供電網絡包括電源穩壓器、獨立開關和第一至第四供電芯片，電源穩壓器用于直接給第一供電芯片供電和通過獨立開關給第二至第四供電芯片供電，第一供電芯片用于給三路模擬調理電路供電，第二至第四供電芯片用于給FPGA芯片供電。

5.根據權利要求4所述的基于嵌入式電容基板的電源噪聲抑制裝置，其特征在于：所述電源穩壓器提供9-12V穩壓電源；第一至第四供電芯片分別為5V/3A的LTM4623、1.1V/10A的LTM4649、2.5V/5A的LTM4625和3.3V/5A的LTM4625；FPGA芯片為FPGA StratixIII芯片。

6.根據權利要求5所述的基于嵌入式電容基板的電源噪聲抑制裝置，其特征在于：所述三路模擬調理電路包括前級放大電路和后級放大電路，前級放大電路包括第一至第二放大器和第一電阻至第四電阻（R1-R4），后級放大電路包括第三放大器和第五電阻至第九電阻（R5-R9）；第一放大器的正相輸入端接收電流電壓取樣模塊輸出的含噪電壓采樣信號（VDD）并與第一SMA測試接口相連接，第二放大器的正相輸入端接收電流電壓取樣模塊輸出的無噪電壓采樣信號（VCC），第一放大器的正向輸入端和第二放大器的正向輸入端之間設有第一電阻（R1），第一放大器的反向輸入端和第二放大器的反向輸入端之間設有第二電阻（R2），第一放大器的輸出端與第二電阻（R2）的一端之間設有第三電阻（R3），第二放大器的輸出端與第二電阻（R2）的另一端之間設有第四電阻（R4）；第一放大器的輸出端與第三放大器的反向輸入端之間設有第六電阻（R6），第二放大器的輸出端與第三放大器的正向輸入端之間設有第五電阻（R5），第七電阻（R7）一端接地，另一端連接在第五電阻（R5）和第三放大器的正向輸入端之間；第八電阻（R8）的一端連接在第六電阻（R6）和第三放大器的反向輸入端之間，另一端連接在第三放大器的輸出端與第九電阻（R9）的一端之間；第九電阻（R9）的另一端與第二SMA測試接口相連接；第一至第三放大器的電源端均用于接收第一供電芯片輸出的電壓。

7.根據權利要求6所述的基于嵌入式電容基板的電源噪聲抑制裝置，其特征在于：所述第一至第三放大器均為OPA695ID，第九電阻（R9）的阻值為50 Ohm。