[發明專利]一種閃存單元結構及分立柵快閃存儲器

在審

• 申請號: 201611162168.8
• 申請日: 2016-12-15
• 公開（公告）號: CN106601749A
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 李赟;周俊
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L27/11517
• 分類號: H01L27/11517;H01L27/11551
• 代理公司: 上海申新律師事務所31272
• 代理人: 俞滌炯

技術領域

本發明涉及存儲器設計領域，尤其涉及一種閃存單元結構及分立柵快閃存儲器。

背景技術

在存儲器中，控制柵(Control Gate，簡稱CG)上堆疊的硬掩膜(Hard Mask)是存儲器工藝平臺中形成控制柵的基本模組，在隧穿氧化物工藝或者分立柵快閃存儲器(Split Gate Flash)當中都有使用。硬掩膜可通過爐火工藝熔爐或者化學氣相沉積(Chemical Vapor Deposition，簡稱CVD)工藝來實現，堆疊的硬掩膜的厚度和種類對于后續光刻模組和最終產品特性有著重要影響。

在傳統的Split Gate Flash工藝平臺中，控制柵上的硬掩膜由厚度為1200埃的氮化硅(SiN)和厚度為3000埃的活性炭(a-carbon)組成，其對控制柵的應力相對較大，在分立柵快閃存儲器進行特性測試或者讀寫操作時，電流的均勻性受到影響，尤其在一些特殊形貌的控制柵區域(參照圖1所示結構，其中標號CG代表控制柵，橢圓形虛線框出部分即特殊形貌的控制柵區域)，因為特殊形貌的控制柵區域的面積和普通CG區域面積不一致，導致應力積累較大，使得不同字節電流大小差距明顯，在該特殊形貌的控制柵區域位線上電流陡增(參照圖2所示的電流曲線圖，圓形虛線框出部分即標示特殊形貌的控制柵區域電流陡增)，容易損壞器件性能。

發明內容

鑒于上述技術問題，本發明提出一種閃存單元結構及分立柵快閃存儲器，利用掩膜的層次優化來改善應力的大小，消除應力給控制柵帶來的影響。

本發明解決上述技術問題的主要技術方案為：

一種閃存單元結構，包括半導體襯底、依次設置在所述半導體襯底之上的浮柵、隔離層和控制柵，其中，

所述控制柵之上設置有掩膜層，所述掩膜層包括依次設置于所述控制柵之上的底層氮化層、中間氧化層以及頂層氮化層。

優選的，上述的閃存單元結構，其中，所述掩膜層的厚度為1200埃。

優選的，上述的閃存單元結構，其中，所述底層氮化層和所述中間氧化層的厚度比例范圍為3:1～4:1。

優選的，上述的閃存單元結構，其中，所述頂層氮化層的厚度大于等于700埃。

優選的，上述的閃存單元結構，其中，所述掩膜層上還設置有活性炭層，所述活性炭層的厚度為3000埃。

優選的，上述的閃存單元結構，其中，所述底層氮化層和/或所述頂層氮化層為氮化硅，和/或所述中間氧化層為氧化硅。

優選的，上述的閃存單元結構，其中，所述浮柵和所述半導體襯底之間還設置有遂穿氧化層。

本發明還提供一種分立柵快閃存儲器，包括襯底層，其中，還包括設置在所述襯底層上呈陣列排布的多個上述的閃存單元結構；

其中，所述多個閃存單元結構的所述半導體襯底構成所述襯底層的一部分。

優選的，上述的分立柵快閃存儲器，其中，每一列所述閃存單元結構的所述控制柵相連形成條狀控制柵。

優選的，上述的分立柵快閃存儲器，其中，還包括：

位于所述條狀控制柵兩側的塊狀控制柵，所述掩膜層還覆蓋于所述塊狀控制柵之上。

上述技術方案具有如下優點或有益效果：

本發明可降低掩膜層作用于控制柵上的應力，改善分立柵快閃存儲器在讀寫過程中的電流大小均勻性，提高產品性能。

附圖說明

參考所附附圖，以更加充分地描述本發明的實施例。然而，所附附圖僅用于說明和闡述，并不構成對本發明范圍的限制。

圖1是傳統分立柵快閃存儲器的局部俯視圖；

圖2是傳統分立柵快閃存儲器在讀寫過程中電流變化曲線；

圖3是本發明的閃存單元結構示意圖；

圖4是本發明的分立柵快閃存儲器在讀寫過程中電流變化曲線。

具體實施方式

下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。

需要說明的是，在不沖突的前提下，以下描述的技術方案和技術方案中的技術特征可以相互組合。

實施例一：

參照圖3所示，本實施例提出一種閃存單元結構，包括半導體襯底1、依次設置在半導體襯底1之上的浮柵3、隔離層4和控制柵5，其中，

控制柵5之上設置有掩膜層6，掩膜層6包括依次設置于控制柵5之上的底層氮化層61、中間氧化層62以及頂層氮化層63。