[發(fā)明專利]一種測試結(jié)構(gòu)及其布設(shè)方法

有效

• 申請?zhí)枺?/td>: 201611147621.8
• 申請日: 2016-12-13
• 公開（公告）號: CN107046020B
• 公開（公告）日: 2019-07-26
• 發(fā)明（設(shè)計）人: 趙毅;瞿奇;陳玉立;彭飛;田武;梁卉榮
• 申請（專利權(quán)）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544
• 代理公司: 上海申新律師事務(wù)所 31272
• 代理人: 俞滌炯

本發(fā)明涉及半導(dǎo)體測試技術(shù)，尤其涉及一種測試結(jié)構(gòu)及其布設(shè)方法，設(shè)置多個焊盤并于每個焊盤底部設(shè)置一個下部電路，包括一第一焊盤，一第二焊盤，一第三焊盤和多個第四焊盤；于每個下部電路中設(shè)置數(shù)量相同且按方位分布的多個NMOS晶體管；采用第一組連線將所有NMOS晶體管的源極并聯(lián)至第一焊盤上；采用第二組連線將所有NMOS晶體管的襯底并聯(lián)至第二焊盤上；采用第三組連線將所有NMOS晶體管的柵極并聯(lián)至第三焊盤上；采用第四組連線將相同位置上的NMOS晶體管的漏極并聯(lián)至一個第四焊盤上，不同位置的NMOS晶體管對應(yīng)不同的第四焊盤，能夠同時測試多個測試結(jié)構(gòu)，并分析下部電路中處于不同方位的NMOS晶體管的漏極電流變化情況，最終定位到探針卡上扎針位置的偏移方向。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體測試技術(shù)，尤其涉及一種測試結(jié)構(gòu)及其布設(shè)方法。

背景技術(shù)

隨著對集成電路低單位面積成本的追求和特殊功能結(jié)構(gòu)的需要，逐漸出現(xiàn)了CUP(circuit under pad，焊盤下部電路)的結(jié)構(gòu)設(shè)計，該結(jié)構(gòu)設(shè)計的是將MOS晶體管等有源器件放置于焊盤下以達到節(jié)省面積的目的。采用標準制程制作的晶圓，在芯片之間的劃片道上會設(shè)置用于測試的測試結(jié)構(gòu)(testkey)，而晶圓允收測試是晶圓出廠前對測試結(jié)構(gòu)的測試。由于探針針痕產(chǎn)生的應(yīng)力會引起CUP的電性參數(shù)漂移(如閾值電壓，飽和漏電流)，會導(dǎo)致測試結(jié)構(gòu)的測試穩(wěn)定性變差。故晶圓允收測試中通常會盡量避免CUP結(jié)構(gòu)引起的誤差。

當前晶圓允收測試中所有的針痕位置的檢查均由人工操作完成，存在人為判斷差異，沒有系統(tǒng)管控，不能及時發(fā)現(xiàn)問題；雖然現(xiàn)有技術(shù)中存在一些測試方法，但是這些測試方法需要通過額外的工序完成。

發(fā)明內(nèi)容

針對上述問題，本發(fā)明提出了一種測試結(jié)構(gòu)，應(yīng)用于晶片允收測試過程，包括：

多個焊盤；

下部電路；

每個所述焊盤底部分別設(shè)置有一個所述下部電路；

所述焊盤包括一第一焊盤，一第二焊盤，一第三焊盤和多個第四焊盤；

每個所述下部電路包括數(shù)量相同且按方位分布的多個NMOS晶體管；

第一組連線，將所有所述NMOS晶體管的源極并聯(lián)至所述第一焊盤上；

第二組連線，將所有所述NMOS晶體管的襯底并聯(lián)至所述第二焊盤上；

第三組連線，將所有所述NMOS晶體管的柵極并聯(lián)至所述第三焊盤上；

第四組連線，將相同位置上的所述NMOS晶體管的漏極并聯(lián)至一個所述第四焊盤上，并且不同位置的所述NMOS晶體管對應(yīng)不同的所述第四焊盤。

上述的測試結(jié)構(gòu)，其中，還包括：

層疊的多個介質(zhì)層，每個所述焊盤位于處于頂層的所述介質(zhì)層中，每個所述下部電路位于處于底層的所述介質(zhì)層的底部；

互連金屬，填埋于所述介質(zhì)層中，層間相鄰的所述互連金屬通過通孔相連；

所述第一組連線，所述第二組連線，所述第三組連線和所述第四組連線分別通過層疊的所述通孔和所述互連金屬形成。

上述的測試結(jié)構(gòu)，其中，所述焊盤為鋁制焊盤。

上述的測試結(jié)構(gòu)，其中，每個所述下部電路中包括第一NMOS晶體管，第二NMOS晶體管，第三NMOS晶體管，第四NMOS晶體管和第五NMOS晶體管；

所述第一NMOS晶體管設(shè)置于所述焊盤的中間位置，所述第二NMOS晶體管，所述第三NMOS晶體管，所述第四NMOS晶體管和所述第五NMOS晶體管分別分布于所述第一NMOS晶體管的上側(cè)，下側(cè)，左側(cè)和右側(cè)。

上述的測試結(jié)構(gòu)，其中，所述焊盤的數(shù)量大于或等于8個。