[發明專利]產生用于光刻過程的多個光掩模的方法

有效

• 申請號: 201611143527.5
• 申請日: 2016-12-13
• 公開（公告）號: CN107797377B
• 公開（公告）日: 2022-10-28
• 發明（設計）人: 蔡念豫;徐金廠;李憲信;楊穩儒
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G03F1/50
• 分類號: G03F1/50
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

一種產生用于光刻過程的多個光掩模的方法包含產生電路圖形。電路圖形包括多個頂點和多個邊緣。多個頂點中的每一者表示多個導線中的一者。多個邊緣表示小于可接受最小距離的導線之間的間距。通過將第三頂點合并到選自多個頂點的第一集合的第四頂點中來簡化K_n+1圖形，所述K_n+1圖形包括選自由選自多個邊緣的邊緣的第一集合串聯連接的多個頂點的頂點的第一集合，且具有選自頂點的第一集合的第一頂點和第二頂點之間的至少一個非串聯邊緣連接。執行n重圖案沖突檢查，且基于結果產生光掩模。

技術領域

本發明實施例通常涉及半導體制造，且更具體來說，涉及多重圖案化半導體掩模檢查。

背景技術

在半導體集成電路(integrated circuit；IC)制造過程中，光刻膠圖案的分辨率在大約45納米(nm)半間距處開始模糊。為了繼續使用針對較大技術節點而購買的制造設備，已發展出了多重圖案化方法。

多重圖案化技術(multiple patterning technology；MPT)涉及依次地使用兩個或大于兩個不同掩模在基板之上的單層上形成圖案。只要每一個別掩模內的圖案遵守技術節點的相關最小間隔距離，使用多個掩模形成的圖案的組合便可包含小于最小間隔距離設計規則的間距。因此，MPT提供靈活性，且通常實現總體IC布局的顯著減小。

MPT是一種布局分裂方法，其類似于圖論中的布局分裂的M著色問題，其中M是用以曝光單層的掩模數目(和曝光次數)。舉例來說，如果使用兩個掩模(雙重圖案化技術，DPT)，那么慣例將圖案當作被分配為兩個“顏色類型”中的一者，其中顏色對應于光掩模分配為。

例如微影-刻蝕-微影-刻蝕(litho-etch-litho-etch；LELE)方法等一些多重圖案化方法依次地使用多個光罩以用于圖案化單層。例如自對準雙重圖案化(self-aligneddouble patterning；SADP)方法等其它多重圖案化方法使用一個光罩作為圖案化抗蝕劑的第一掩模，且接著在那些圖案附近形成間隔物，且使用間隔物作為硬掩模以用于進一步蝕刻。

發明內容

本發明實施例提供一種產生用于光刻過程的多個光掩模的方法包含產生表示具有多個導線的電路布局的電路圖形。圖形包括多個頂點和多個邊緣。多個頂點中的每一者表示多個導線中的對應一者，且多個邊緣中的每一者表示導線之間的間距小于可接受的最小距離。在電路圖形內識別至少一個K_n+1圖形。K_n+1圖形包括選自由選自多個邊緣的邊緣的第一集合串聯連接的多個頂點的頂點的第一集合，且具有在選自頂點的第一集合的第一頂點和第二頂點之間的至少一個非串聯邊緣連接。頂點的第一集合包括n+1個頂點，其中n為大于2的任何整數。至少一個K_n+1圖形通過將第三頂點合并到選自多個頂點的第一集合的第四頂點中來簡化。第三頂點具有選自多個邊緣的邊緣的第二集合，且第四頂點具有選自多個邊緣的邊緣的第三集合。通過從電路圖形移除第三頂點且將來自邊緣的第二集合的邊緣添加到邊緣的第三集合，將第三頂點合并到第四頂點中以產生簡化電路圖形。僅當邊緣的第三集合不包含對應邊緣時才將來自邊緣的第二集合的邊緣添加到邊緣的第三集合。對簡化電路圖形執行n重圖案沖突檢查。基于n重圖案沖突檢查的結果產生多個光掩模。

附圖說明

由以下詳細說明伴隨所附圖式以了解本揭露的觀點。依據本產業的標準實務，各式特征并非以等比例繪制。實際上，為了論述的明確性，各式特征的尺寸可人為地增加或縮小。圖1A說明根據一些實施例的包含多個導線的電路布局。

圖1B說明根據一些實施例的圖1A的電路布局的圖形表示。

圖2為說明根據一些實施例的三重圖案化檢查方法的流程圖。

圖3A到3F說明根據一些實施例的表示電路布局的圖形，對所述電路布局應用圖2的三重圖案化檢查方法。

圖4說明根據一些實施例的表示電路布局的圖形，對所述電路布局反復地應用K3-1簡化程序。