[發明專利]一種PCIE驗證方法

在審

• 申請號: 201611124873.9
• 申請日: 2016-12-09
• 公開（公告）號: CN108614901A
• 公開（公告）日: 2018-10-02
• 發明（設計）人: 高璐
• 申請（專利權）人: 青島璐琪信息科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;G06F13/42
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種基于UVM驗證方法學的PCIE驗證方法，其特征在于采用驗證方法學UVM和系統級硬件描述語言，利用高級可擴展接口總線行為模型構建驗證環境平臺，對PCIE模塊實施功能驗證，所述驗證環境平臺包括：測試用例、序列產生器、AXI驅動模塊、PIPE驅動模塊、AXI監測模塊、PIPE監測模塊、PCIE參考模型、記分板和功能覆蓋率模塊。本發明運行UVM驗證方法學，能夠實現一個層次化的驗證結構，可以較簡單的移植并驗證不同配置的PCIE，并且通過約束產生隨機數據包激勵，可以實現遍歷所有指令以及地址，另外功能覆蓋率模型能夠收集并監測覆蓋率。

技術領域

本發明涉及一種基于UVM驗證方法學的PCIE驗證方法。

背景技術

芯片設計和驗證技術的快速發展使得模塊的功能驗證的要求越來越高，在短時間內完成模塊功能驗證，保證邏輯功能正確，對驗證環境的完備性，自動化和重用性上有著很高的要求。

PCIE是一種最新最流行的總線和接口標準，其主要優勢是傳輸速率極高，以及多路高速串行傳輸帶來的高帶寬。PCIE的功能正確性是至關重要的，尤其每款重新設計或者設計改動的PCIE都需要經過大量的回歸測試，甚至多次流片才能夠真正使用到項目中。因此PCIE的驗證通常需要大量時間和人力投入。

以往在驗證PCIE模塊的過程中，重新生成各種不同的PCIE數據包不但很麻煩，而且臨時的編寫很容易出現錯誤，因為通過驗證平臺來驗證PCIE模塊的效率很低，且無法重用。

發明內容

本發明的目的在于克服上述不足，提供一種基于UVM驗證方法學的PCIE驗證方法，能夠搭建一個可移植、重用、擴展，且完全自動檢查的具有層次化結構的PCIE驗證平臺。

本發明的目的是這樣實現的：一種基于UVM驗證方法學的PCIE驗證方法，它通過系統級硬件描述語言SystemVerilog來搭建一個基于UVM驗證方法學的可移植，重用，擴展，完全自動檢查，具有層次化結構的PCIE驗證平臺。

所述方法采用驗證方法學UVM和系統級硬件描述語言(SystemVerilog)，利用AXI總線行為模型構建驗證環境平臺，對PCIE模塊實施功能驗證。

所述功能驗證是指隨機化自動產生對PCIE模塊的隨機激勵，自動化的判斷響應結果，以及自動化的統計功能覆蓋率。

所述實施功能驗證是指，可約束的PCIE數據包的產生，分類發送PCIE數據包，自動完成數據響應。

所述驗證方法中的驗證環境平臺采用系統級硬件描述語言SystemVerilog完成，所述驗證環境平臺包括：

1)測試用例完成隨機化序列的定義，不同的測試用例使用不同的序列，用于驗證PCIE的不同功能；

2)序列產生器，完成隨機化數據包的定義；包括事務層數據包的事務類型、接收者地址、順序屬性、緩存一致性屬性、流量類別、傳送事務包的數據及其大小；包括數據鏈路層數據包的類型及其數據，以及不同有序集的類型和錯誤包的類型；在約束完數據的具體特征之后，由自動生成數據包函數自動生成數據包；定序器的功能是組織管理序列產生器，當驅動器要求數據時，定序器把序列產生器生成的事務轉發給驅動器；

3)AXI驅動模塊與AXI定序器相連接，將接收到的數據包，轉換成AXI接口上實際的信號激勵，這里的AXI驅動模塊為總線行為模型；

4)PCIE驅動模塊與PCIE定序器相連接，將接收到的數據包，轉換成PIPE接口上的實際信號激勵；

5)通過驅動模塊的監視器從待驗證的PCIE模塊的接口上接收數據，并且把接收到的數據轉化成數據包級別，并發送給PCIE參考模型。參考模型采用SystemVerilog編寫；