[發明專利]一種邏輯電路

有效

• 申請號: 201611114619.0
• 申請日: 2016-12-07
• 公開（公告）號: CN108172625B
• 公開（公告）日: 2020-09-29
• 發明（設計）人: 趙宇丹;霍雨佳;肖小陽;王營城;張天夫;金元浩;李群慶;范守善
• 申請（專利權）人: 清華大學;鴻富錦精密工業（深圳）有限公司
• 主分類號: H01L29/786
• 分類號: H01L29/786;H01L29/51;H01L27/12
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1.一種邏輯電路，其包括一個N型的薄膜晶體管和一個P型的薄膜晶體管；所述N型薄膜晶體管和P型的薄膜晶體管均包括：

一基底；

一半導體層，所述半導體層設置于所述基底上，且所述半導體層包括多個納米半導體材料；

一源極和一漏極，所述源極和漏極間隔設置于所述基底上，且分別與所述半導體層電連接；

一電介質層，所述電介質層設置于所述半導體層上，且將所述半導體層、源極和漏極覆蓋；所述電介質層為雙層結構，其包括層疊設置的第一子電介質層和第二子電介質層；

一柵極，所述柵極設置于所述電介質層上；

所述N型薄膜晶體管和P型的薄膜晶體管的柵極電連接，且所述N型薄膜晶體管和P型的薄膜晶體管的源極或漏極電連接；

其特征在于，所述第一子電介質層為反常遲滯材料層，且與所述柵極直接接觸，所述反常遲滯材料層為采用磁控濺射法制備的氧化物層；所述第二子電介質層為正常遲滯材料層，且設置于所述第一子電介質層與半導體層之間；所述反常遲滯材料層的遲滯曲線和所述正常遲滯材料層的遲滯曲線方向相反，從而減小甚至消除所述N型薄膜晶體管和P型的薄膜晶體管的遲滯曲線。

2.如權利要求1所述的邏輯電路，其特征在于，所述反常遲滯材料層為采用磁控濺射法制備的氧化物層；所述N型薄膜晶體管的第二子電介質層為采用PECVD法制備的Si₃N₄層；所述P型薄膜晶體管的第二子電介質層為采用熱氧化法制備的Y₂O₃層。

3.如權利要求2所述的邏輯電路，其特征在于，所述反常遲滯材料層為采用磁控濺射法制備的金屬氧化物層。

4.如權利要求2所述的邏輯電路，其特征在于，所述反常遲滯材料層為采用磁控濺射法制備的Al₂O₃層或SiO₂層。

5.如權利要求1所述的邏輯電路，其特征在于，所述N型薄膜晶體管和P型的薄膜晶體管均為頂柵型，并排設置且共用一個基底、共用一個漏極、共用一個柵極。

6.如權利要求1所述的邏輯電路，其特征在于，所述電介質層的厚度為10納米～1000納米。

7.如權利要求1所述的邏輯電路，其特征在于，所述納米半導體材料為石墨烯、碳納米管、MoS₂、WS₂、MnO₂、ZnO、MoSe₂、MoTe₂、TaSe₂、NiTe₂或Bi₂Te₃。

8.如權利要求1所述的邏輯電路，其特征在于，所述半導體層為1～5層納米半導體材料。