[發明專利]內存控制電路及其方法

有效

• 申請號: 201611114129.0
• 申請日: 2016-12-07
• 公開（公告）號: CN108170367B
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 張雅閔
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 梁麗超;陳鵬

一種內存控制電路及其方法。內存控制方法包括：傳送第一頻率至串行外圍接口NOR型閃存；傳輸一讀取指令至該串行外圍接口NOR型閃存；等待一讀取等待時間，其中該讀取等待時間是與該串行外圍接口NOR型閃存的規格及該第一頻率的周期有關；等待一延遲時間，其中該延遲時間是與一延遲設定值及一第二頻率的周期有關，該第一頻率不等于該第二頻率；接收該串行外圍接口NOR型閃存所回傳的一讀取數據；以及依據該讀取數據是否正確調整該延遲時間。本發明提升串行外圍接口NOR型閃存的讀取操作的穩定度，而且具有電路簡單及可彈性調整等優點。

技術領域

本發明是關于內存控制電路，尤其是關于串行外圍接口(serial peripheralinterface,SPI)NOR型閃存(NOR flash)的控制電路及方法。

背景技術

圖1為已知串行外圍接口NOR型閃存的一種應用電路的示意圖。系統單芯片30及串行外圍接口NOR型閃存20設置于電路板10上。系統單芯片30利用內存控制電路31存取串行外圍接口NOR型閃存20的數據。因為系統單芯片30與串行外圍接口NOR型閃存20之間的繞線41可能導致數據延遲，所以系統單芯片30還包括中介電路32來解決因為電路板上的繞線41所產生的數據不同步的問題。如此一來，設計系統單芯片30時只需要考慮芯片內的繞線42所引起的數據延遲。然而中介電路32卻可能造成系統單芯片30的電路面積增大及成本增加等額外負擔。

發明內容

鑒于現有技術的不足，本發明之一目的在于提供一種內存控制電路及其方法，以克服串行外圍接口NOR型閃存的讀取延遲。

本發明公開了一種內存控制電路，用來控制一串行外圍接口NOR型閃存，該串行外圍接口NOR型閃存根據一第一頻率動作，該內存控制電路包括：一接口控制單元，用來接收一第二頻率；一序列控制單元，耦接該接口控制單元且根據該第二頻率動作，用來傳送該第一頻率及一讀取指令至該串行外圍接口NOR型閃存，并且接收一讀取數據；以及一數據控制單元，耦接該接口控制單元及該序列控制單元，用來根據一延遲設定值控制該序列控制單元在接收該讀取數據前等待一預設時間；其中，該預設時間包含一延遲時間及該串行外圍接口NOR型閃存所要求之一讀取等待時間，該讀取等待時間為該第一頻率的周期的倍數，該延遲時間為該第二頻率的周期的倍數，且該第一頻率不等于該第二頻率。

本發明還公開了一種內存控制方法，用來控制一串行外圍接口NOR型閃存，該串行外圍接口NOR型閃存根據一第一頻率動作，該方法包括：接收一第二頻率；傳送該第一頻率及一讀取指令至該串行外圍接口NOR型閃存；在接收一讀取數據前，根據一延遲設定值等待一預設時間；以及接收該讀取數據；其中，該預設時間包含一延遲時間及該串行外圍接口NOR型閃存所要求之一讀取等待時間，該讀取等待時間為該第一頻率的周期的倍數，該延遲時間為該第二頻率的周期的倍數，該第一頻率不等于該第二頻率。

本發明還公開了一種內存控制方法，用來控制一串行外圍接口NOR型閃存，該串行外圍接口NOR型閃存根據一第一頻率動作，該方法包括：傳送該第一頻率至該串行外圍接口NOR型閃存；傳輸一讀取指令至該串行外圍接口NOR型閃存；等待一讀取等待時間，其中該讀取等待時間是與該串行外圍接口NOR型閃存的規格及該第一頻率的周期有關；等待一延遲時間，其中該延遲時間是與一延遲設定值及一第二頻率的周期有關，該第一頻率不等于該第二頻率；接收該串行外圍接口NOR型閃存所回傳之一讀取數據；以及依據該讀取數據是否正確調整該延遲時間。

本發明的內存控制電路及其方法能夠適應性決定一延遲時間，以補償電路板上及/或芯片內部的繞線所造成的信號延遲。相較于習知方法，本發明不需額外的電路即可提升串行外圍接口NOR型閃存的讀取操作的穩定度，而且具有電路簡單及可彈性調整等優點。

有關本發明的特征、實際操作與功效，將配合附圖作實施例詳細說明如下。

附圖說明

圖1為已知串行外圍接口NOR型閃存的一種應用電路的示意圖；

圖2為本發明內存控制電路的一實施例的功能框圖；