[發(fā)明專利]反相器電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201611107902.0
• 申請(qǐng)日: 2016-12-06
• 公開（公告）號(hào): CN107026641A
• 公開（公告）日: 2017-08-08
• 發(fā)明（設(shè)計(jì)）人: 清水尚司
• 申請(qǐng)（專利權(quán)）人: 辛納普蒂克斯日本合同會(huì)社
• 主分類號(hào): H03K19/00
• 分類號(hào): H03K19/00;H03K19/0944
• 代理公司: 中國(guó)專利代理(香港)有限公司72001
• 代理人: 臧霽晨,鄭冀之

技術(shù)領(lǐng)域

本發(fā)明涉及反相器電路。

背景技術(shù)

關(guān)于近年的半導(dǎo)體集成電路，起因于其高功能化，傾向于功耗越來越增加。例如，在近年的顯示面板驅(qū)動(dòng)器中，由于顯示面板的像素?cái)?shù)的增加等主要原因，功耗的增大變得顯著。功耗的減少是近年的半導(dǎo)體集成電路中的重要的課題之一。

作為半導(dǎo)體集成電路的功耗的增加的主要原因之一，已知有反相器電路特別是CMOS（complementary metal oxide semiconductor，互補(bǔ)金屬氧化物半導(dǎo)體）反相器的直通電流。在以下，對(duì)CMOS反相器的直通電流進(jìn)行討論。

圖1示出了最典型的CMOS反相器100的結(jié)構(gòu)。CMOS反相器100具備PMOS晶體管MP1和NMOS晶體管MN1。PMOS晶體管MP1、NMOS晶體管MN1的柵極共同地連接于被輸入輸入信號(hào)V_IN1的輸入端子101。PMOS晶體管MP1和NMOS晶體管MN1的漏極共同地連接于輸出輸出信號(hào)V_OUT1的輸出端子102。PMOS晶體管MP1的源極連接于高電位側(cè)端子103(例如，電源端子)，NMOS晶體管MN1的源極連接于低電位側(cè)端子104（例如，接地端子）。在圖1中，記號(hào)“C_LOAD”表示連接于CMOS反相器100的輸出端子102的負(fù)載電容。

圖2是示出圖1的CMOS反相器100的工作的一個(gè)例子的時(shí)間圖。在圖2中圖示了輸入信號(hào)V_IN1和輸出信號(hào)V_OUT1的電位、以及分別在PMOS晶體管MP1和NMOS晶體管MN1流動(dòng)的電流I_p1、I_n1的大小|I_p1|、|I_n1|。假設(shè)在初始狀態(tài)下輸入信號(hào)V_IN1為低電平（在圖2的工作中，接地電位V_SS）。在該情況下，PMOS晶體管MP1為導(dǎo)通狀態(tài)，NMOS晶體管MN1為截止?fàn)顟B(tài)，因此，輸出信號(hào)V_OUT1為高電平（在圖2的工作中，電源電位V_DD）。

當(dāng)輸入信號(hào)V_IN1從低電平轉(zhuǎn)變?yōu)楦唠娖綍r(shí)，PMOS晶體管MP1變?yōu)榻刂範(fàn)顟B(tài)，NMOS晶體管MN1變?yōu)閷?dǎo)通狀態(tài)，因此，輸出信號(hào)V_OUT1從高電平轉(zhuǎn)變?yōu)榈碗娖健Ｔ敿?xì)而言，NMOS晶體管MN1被導(dǎo)通，由此，電流從負(fù)載電容C_LOAD經(jīng)由NMOS晶體管MN1向低電位側(cè)端子104流動(dòng)，電荷從負(fù)載電容C_LOAD被抽出。其結(jié)果是，輸出信號(hào)V_OUT1變?yōu)榈碗娖健Ｔ儆校趫D2中，時(shí)刻t₁示出輸入信號(hào)V_IN1從低電平向高電平開始轉(zhuǎn)變的時(shí)刻，時(shí)刻t₂表示輸出信號(hào)V_OUT1變?yōu)榈碗娖降臅r(shí)刻。輸出信號(hào)V_OUT1在從時(shí)刻t₁晚了下降時(shí)間t_F1的時(shí)刻t₂變?yōu)榈碗娖健?/p>

在此，在從時(shí)刻t₁到時(shí)刻t₂之間，存在PMOS晶體管MP1和NMOS晶體管MN1雙方為導(dǎo)通狀態(tài)的時(shí)間，在該時(shí)間內(nèi)，電流在PMOS晶體管MP1和NMOS晶體管MN1雙方流動(dòng)。即，在輸出信號(hào)V_OUT1從高電平轉(zhuǎn)變?yōu)榈碗娖降臅r(shí)刻t₁和時(shí)刻t₂之間的時(shí)間內(nèi)，直通電流流動(dòng)。

在輸入信號(hào)V_IN1從高電平轉(zhuǎn)變?yōu)榈碗娖降那闆r下也是同樣的。在時(shí)刻t₃，當(dāng)輸入信號(hào)V_IN1從高電平開始向低電平轉(zhuǎn)變時(shí)，在從時(shí)刻t₃晚了上升時(shí)間t_R1的時(shí)刻t₄，輸出信號(hào)V_OUT1上升為高電平。在此，在從時(shí)刻t₃到時(shí)刻t₄之間，存在PMOS晶體管MP1和NMOS晶體管MN1雙方為導(dǎo)通狀態(tài)的時(shí)間，在該時(shí)間內(nèi)，電流在PMOS晶體管MP1和NMOS晶體管MN1雙方流動(dòng)。換言之，在輸出信號(hào)V_OUT1從低電平轉(zhuǎn)變?yōu)楦唠娖降臅r(shí)刻t₃到時(shí)刻t₄之間，直通電流流動(dòng)。