[發明專利]FPGA晶體管尺寸調整方法

有效

• 申請號: 201611105208.5
• 申請日: 2016-12-05
• 公開（公告）號: CN106776442B
• 公開（公告）日: 2020-11-06
• 發明（設計）人: 錢涵晶;劉強
• 申請（專利權）人: 天津大學
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 劉國威

1.一種FPGA晶體管尺寸調整方法，其特征是，步驟如下：

1)確定影響FPGA延時的關鍵參數；

2)根據FPGA中每一個子電路延時所受參數的影響，對各電路建立相應的Elmore延時模型；

3)將FPGA的Elmore延時模型與神經網絡相結合，建立KBNN延時模型，并對其進行訓練，確定使訓練誤差E_t和驗證誤差E_v最小的輸入神經元與隱藏神經元之間的權重Ω、隱藏神經元與MLP輸出神經元之間的權重Φ以及隱藏神經元的數量m；

4)建立改進的最小寬度晶體管面積模型，估計FPGA島的面積；

最小寬度晶體管面積定義為在特定工藝技術下的最小可接觸晶體管，面積為晶體管本身的面積和與其相鄰的空間之和，利用公式(3)計算NMOS晶體管的面積，利用公式(4)計算CMOS的面積：

其中x為晶體管的驅動強度；

5)利用步驟3)KBNN延時模型、步驟4)面積模型與如下公式表示的GA算法：

minimize T^α(S₁,S₂...S_l)×A^1-α(S₁,S₂...S_l)

其中，優化目標為延時T和FPGA島的面積A的乘積最小，通過調整權重α的大小決定對延時和面積的側重，Si是電路中各晶體管的尺寸，1＝i＝l，從而實現快速的晶體管尺寸調整；

關鍵參數指8個架構參數，分別為：布線通道寬度W，邏輯塊中基本邏輯單元的數量N，查找表LUT的輸入數量K，線長L，邏輯塊輸入數量I，開關塊靈活性F_s，邏輯塊輸入引腳所能連接的布線軌道數目F_cin，邏輯塊輸出引腳所能連接的布線軌道數目F_cout；FPGA的子電路延時表示為公式(1)的形式：

T_n＝f_n(N,K,W,L,I,F_s,F_cin,F_cout,S₁,...,S_l) (1)

其中，T_n代表FPGA子電路n的延時，1＝n＝7，S_i是子電路n的各晶體管尺寸；

開關塊Elmore延時模型：

T_SB＝R_SBdrv2*(C_j,SBdrv2+F_s*C_j,SBmux1+F_cin*0.5*I*C_j,CBmux1)+(R_SBdrv2+R_j,SBmux1)*(C_j,SBmux1+C_j,SBmux2)+(R_SBdrv2+R_j,CBmux1+R_j,CBmux2)*(C_j,SBmux2+C_g,SBdrv1)+0.69*R_SBdrv1*(C_j,SBdrv1+C_g,SBdrv2) (2)

其中，C_j,SBmux1，C_j,SBmux2分別是開關塊多路選擇器中一級晶體管和二級晶體管的結電容，C_g,SBdrv1、C_g,SBdrv2是開關塊緩沖器中晶體管的柵電容，C_j,SBdrv1、C_j,SBdrv2是開關塊緩沖器中晶體管的結電容，C_j,CBmux1是連接塊多路選擇器的晶體管結電容：

KBNN延時模型結構包括一個多層感知器MLP(Multilayer Perceptron)神經網絡和一個知識神經元，公式(1)中的輸入參數決定了KBNN結構中輸入神經元的個數，每個隱藏神經元的輸入γ_i是這些輸入參數的權重和，隱藏神經元中的激活函數采用sigmoid函數，3層MLP的輸出神經元是隱藏神經元輸出的加權和，3層MLP的輸出為延時的估計值與真實值之差，知識神經元為已建立好的基于Elmore的FPGA延時模型，KBNN的輸出是3層MLP與知識神經元的輸出之和。