[發明專利]一種基于SystemVerilog實現的可編程邏輯算法塊自動化驗證平臺

在審

• 申請號: 201611081219.4
• 申請日: 2016-11-30
• 公開（公告）號: CN106777571A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 董玲玲;江國進;白濤;曹宗生;周恩通;吳飛;宋立新;冀建偉
• 申請（專利權）人: 北京廣利核系統工程有限公司;中國廣核集團有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京國電智臻知識產權代理事務所(普通合伙)11580
• 代理人: 孫小敏

1.一種基于System Verilog實現的可編程邏輯算法塊自動化驗證平臺,其特征在于包括頂層測試模塊、測試激勵自動生成模塊、虛接口連接模塊、算法庫、參考模型建立模塊和自動檢查模塊；

所述頂層測試模塊用于聲明接口，并用于調用所述測試激勵自動生成模塊、虛接口連接模塊、算法庫、參考模型建立模塊和自動檢查模塊；

所述虛接口連接模塊用于聲明測試激勵自動生成模塊、參考模型建立模塊、自動檢查模塊和被測對象連接的虛接口，并把這些虛接口進行分類，與所述測試激勵自動生成模塊、參考模型建立模塊和自動檢查模塊相連接，建立自動執行的任務；

所述測試激勵自動生成模塊用于測試激勵的生成，對輸入的數據進行隨機化的生成或約束激勵的范圍，把測試激勵的數據通過虛接口傳遞到被測對象和參考模型中；

所述算法庫用于存儲所述參考模型建立模塊搭建參考模型常用的算法；

所述參考模型建立模塊用于從所述算法庫中調用算法建立與被測對象相對應的參考模型，進行預期數據的處理，并將處理后的數據通過虛接口傳給自動檢查模塊；

所述自動檢查模塊用于自動對比被測對象輸出的實時數據和參考模型輸出的預期數據。

2.根據權利要求1所述的一種基于System Verilog實現的可編程邏輯算法塊自動化驗證平臺，其特征在于，所述的算法庫還通過DPI接口與C語言連接，調用C語言里的數學函數。

3.根據權利要求1或3所述的一種基于System Verilog實現的可編程邏輯算法塊自動化驗證平臺，其特征在于，所述的算法庫的算法根據被測試對象設定，包括取絕對值運算、二分查找法、數據整型實型的轉換算法。