[發明專利]一種雷達導引頭信號處理器FPGA的功能驗證方法

在審

• 申請號: 201611071034.5
• 申請日: 2016-11-29
• 公開（公告）號: CN106776163A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 馬瑞;吳迪;薛安翔;魏政;張都川;萬紅進;王樂
• 申請（專利權）人: 西安電子工程研究所
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 西北工業大學專利中心61204
• 代理人: 劉新瓊

1.一種雷達導引頭信號處理器FPGA的功能驗證方法，其特征在于步驟如下：

步驟1：DSP首先發送一組數據，經過FPGA，觀測界面收到該組數據后被觸發，開始發送固定數據，并且記發送數據1次；所述的固定數據由十六進制表示，每組數據為一個固定長度的數組，該數組頭兩位均為幀頭，最后一位為校驗和，中間為數據位，數據位的每位相同，校驗和由數據位上數據累加后取低八位得到；

步驟2：觀測界面發出一組數據后，經由計算機串口發送到FPGA，FPGA再將該組數據發送給DSP；

步驟3：DSP收到FPGA發送來的一組數據，所述的數據包括由FPGA產生的無效數、幀頭、數據位和校驗和；剔除無效數，查找幀頭，計算校驗和并判斷校驗和是否正確：若校驗和正確，則將數據轉發給FPGA；若校驗和錯誤，則認為接收到的數據錯誤，轉發一組特定的數給FPGA；

步驟4：FPGA接收到由DSP轉發來的一組數據，再將該組數據經由串口發送給觀測界面；

步驟5：觀測界面收到來自FPGA的一組數據，查找幀頭，計算校驗和，若校驗和計算正確，則觀測界面記接收數據正確1次；若校驗和計算不正確，則觀測界面記接收數據錯誤1次，若接收到一組特定數，則觀測界面記接收數據錯誤1次，同時觀測界面將記錄正確或錯誤的次數顯示出來；

步驟6：觀測界面收到數據后，再發送一組固定數據，回到步驟1，如此循環往復。

2.根據權利要求1所述的一種雷達導引頭信號處理器FPGA的功能驗證方法，其特征在于步驟3中所述的特定的數：頭兩位為幀頭，最后一位為校驗和，中間數據位都為EE。

3.一種利用權利要求1所述的雷達導引頭信號處理器FPGA的功能驗證方法對FPGA上報自檢報告給DSP進行驗證的方法，其特征在于將觀測界面傳輸數據的數據位的某一位定義成自檢標志位，當觀測界面發出的數據中自檢標志位有效時，DSP收到這組數據后進行處理，得到自檢標志位有效，DSP對FPGA上報的自檢報告進行檢測，判斷自檢報告是否正確，得出的判斷結果利用DSP發送的數據發回給觀測界面，觀測界面收到這組來自DSP的數據后，進行處理得出自檢報告是否正確的結果，并顯示于觀測界面上。