[發明專利]一種存儲單元的制作方法

有效

• 申請號: 201611065246.2
• 申請日: 2016-11-28
• 公開（公告）號: CN106783865B
• 公開（公告）日: 2019-02-15
• 發明（設計）人: 羅清威;周俊
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L27/11517
• 分類號: H01L27/11517;H01L27/11521;H01L27/11551;H01L27/115
• 代理公司: 上海申新律師事務所 31272
• 代理人: 俞滌炯

本發明提供一種存儲單元的制作方法，屬于半導體制造技術領域，包括：提供一定義有柵極預制備區及源漏預制備區的半導體襯底并于半導體襯底表面依次形成一浮柵隧穿氧化層、一浮柵多晶硅層以及一浮柵二氧化硅層；于柵極預制備區上方的浮柵二氧化硅層形成一第一凹槽；去除浮柵二氧化硅層，且于柵極預制備區上方的浮柵多晶硅層形成一第二凹槽；在浮柵多晶硅層上方沉積一ONO層；于ONO層表面形成一控制柵層；去除源漏預制備區上方的控制柵層、ONO層以及浮柵多晶硅層；于源漏預制備區實施離子注入工藝后進行退火處理以形成源漏極。本發明的有益效果：提高浮柵與控制柵的接觸面積，提高浮柵與控制柵的耦合率，從而提高存儲單元的寫入和擦除效率。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種存儲單元的制作方法。

背景技術

閃存的存儲單元的控制柵(Control Gate，CG)與浮柵(Floating Gate，FG)的耦合率(coupling ratio)直接影響浮柵型閃存的寫入和擦除效率,提高CG到FG的couplingratio對于浮柵型閃存的工作效率至關重要。

隨著制造技術的改進，FG的尺寸已減小到亞微米級別，通過隧穿氧化物勢壘，電子(或空穴)注入到FG內，存儲在FG中的電荷改變了器件的閾值電壓，依次方式，存儲了數據，CG利用該電容控制FG的電位。FG與CG之間的耦合率與FG和CG之間的重疊面積有關，重疊面積越大，耦合率越大，然而增加重疊面積時會限制縮減單元尺寸的能力，從而阻礙了器件密度的提高。

以現有的閃存的儲存單元制作方法為例，現有的做法是在FG做完之后沉積SiO2/SIN/SiO2即ONO介質層,然后在ONO上再沉積CG,利用ONO作為介質形成電容，具體的，利ONO介質層來實現CG到FG的隔離,并且在垂直于FG溝道的方向用CG包裹FG來增大CG到FG的Coupling ratio,從而實現CG對FG更強的控制。

基于目前的工藝流程,要增大CG到FG的coupling ratio，勢必要減薄ONO厚度，減薄ONO的同時會降低電荷的存儲時間。

發明內容

針對現有技術中存在的問題，本發明提供了一種通過提高浮柵與控制柵之間的耦合率從而提高存儲單元的寫入和擦出效率的存儲單元制作方法。

本發明采用如下技術方案：

一種存儲單元的制作方法，所述方法包括：

步驟S1、提供一定義有預設柵極預制備區及源漏預制備區的半導體襯底，并于所述半導體襯底表面依次形成一浮柵隧穿氧化層、一浮柵多晶硅層以及一浮柵二氧化硅層；

步驟S2、于所述柵極預制備區上方的所述浮柵二氧化硅層形成一第一凹槽；

步驟S3、去除所述浮柵二氧化硅層，且于所述浮柵多晶硅層形成一第二凹槽；

步驟S4、在所述浮柵多晶硅層上方沉積一ONO層，使所述ONO層覆蓋所述浮柵多晶硅層以及所述第二凹槽的槽壁及槽底；

步驟S5、于所述ONO層表面形成一控制柵層，并使所述控制柵層填充所述第二凹槽；

步驟S6、去除所述源漏預制備區上方的所述控制柵層、所述ONO層以及所述浮柵多晶硅層；

步驟S7、于所述源漏預制備區實施離子注入工藝后進行退火處理以形成源漏極。

優選的，在所述半導體襯底上通過淺槽隔離工藝定義一P阱區，并于所述P阱區中定義形成所述柵極預制備區，以及于所述柵極預制備區兩側定義形成所述源漏預制備區。

優選的，所述步驟S2中通過一刻蝕工藝，形成所述第一凹槽。

優選的，所述步驟S3中通過一刻蝕工藝，利用所述第一凹槽，于去除所述浮柵二氧化硅層的同時，于所述柵極預制備區上方的所述浮柵多晶硅層形成一第二凹槽。