[發明專利]一種連級比較器電路

在審

• 申請號: 201611041495.8
• 申請日: 2016-11-22
• 公開（公告）號: CN106603048A
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 陳璐;張寧;張軒
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H03K5/24
• 分類號: H03K5/24;H03M1/46
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙)31275
• 代理人: 吳世華,陳慧弘

技術領域

本發明涉及集成電路設計技術領域，尤其涉及一種CMOS工藝的低失調電壓的高分辨率比較器電路。

背景技術

對兩個或多個數據項進行比較，以確定它們是否相等，或確定它們之間的大小關系及排列順序稱為比較。能夠實現這種比較功能的電路或裝置稱為比較器。比較器是將一個模擬電壓信號與一個基準電壓相比較的電路。比較器的兩路輸入為模擬信號，輸出則為二進制信號0或1，當輸入電壓的差值增大或減小且正負符號不變時，其輸出保持恒定。

傳統的比較器往往是采用一個運算放大器的開環應用，其結構簡單且適用范圍較廣。請參閱圖1，圖1是現有技術中采用兩級運放結構的比較器電路示意圖。如圖所示，該比較器電路包括三個PMOS晶體管(M3、M4和M5)和五個NMOS晶體管(M1、M2、M7、M0和M6)。

請參閱圖2，圖2為比較器理想傳輸特性示意圖。如圖所示，對于上述比較器在理想的情況下，當輸入兩端電壓Vp＝Vn時，比較器輸出為0。

在實際電路的工作中，外界的噪聲和比較器內部的元器件的不匹配，例如，出現如圖1中差分輸入對管M1和M2失配等非理想因素，這將會給比較器引入一個失調電壓(如圖3所示)，也就是說，當比較器輸入兩端之差Vp-Vn等于失調電壓Vos時，比較器才能分辨。

然而，比較器的失調電壓Vos的大小直接決定比較器性能的優劣。特別是，當此失調電壓Vos大于比較精度時，就會對比較結果造成錯誤。

尤其是，具有低功耗和小尺寸等特點的逐次逼近寄存器型(SAR)的模擬數字轉換器(ADC)，是采樣速率低于5Msps的中等至高分辨率應用的常見結構。SAR ADC的分辨率一般為8位至16位，SAR實質上是實現一種二進制搜索算法。當內部電路運行在數兆赫茲(MHz)時，由于逐次逼近算法的緣故，故ADC采樣速率僅是該數值的幾分之一。

因此，為了滿足在高精度SAR ADC的設計中的功能需求，業界急需要設計一個高精度的比較器，并且失調電壓足夠小以至于不影響比較結果。

發明內容

為實現上述目的，本發明的旨在提供一種應用于高精度場合的高分辨率低失調電壓的比較器電路。為實現上述目的，本發明的技術方案如下：

一種連級比較器電路；其包括：

第一預放大器，用于對接收的輸入信號進行第一級放大；

第二預放大器,用于對所述第一預放大器輸出的信號進行第二級放大；

動態鎖存器，用于在比較狀態時對所述的第二預放大器輸出的信號進行比較反轉；

第一電容和第二電容，串接在所述第一預放大器和第二預放大器之間；

第三電容和第四電容，串接在所述第二預放大器和動態鎖存器之間；

第一開關和第二開關，串接在所述第一預放大器的正輸入端和負輸入端之間；

第三開關，并接在所述第一電容和第三電容之間；

第四開關，并接在所述第二電容和第四電容之間；

第五開關和第六開關，串接在所述動態鎖存器的正輸入端和負輸入端之間；

其中，所述電路具有由電平控制且交叉進行的兩種工作狀態，即失調電壓存儲狀態和正常比較工作狀態；當進入失調電壓存儲狀態時，所述第一開關、第二開關、第三開關、第四開關、第五開關和第六開關同時閉合，且接入共模電平，所述第一預放大器的正輸入端和負輸入端均輸入相同的共模電平；所述動態鎖存器的輸出端沒有輸出；當進入比較工作狀態時，所述第一開關、第二開關、第三開關、第四開關、第五開關和第六開關同時斷開；所述第一預放大器的正輸入端輸入需比較的電壓信號，所述第一預放大器的負輸入端輸入標準信號；所述動態鎖存器的輸出端輸出比較結果電壓信號。

根據所述的連級比較器電路，所述第一電容和第二電容的電容值相同。

根據所述的連級比較器電路，所述第三電容和第四電容的電容值相同。

根據所述的連級比較器電路，所述第一預放大器和第二預放大器均位差分輸入差分輸出的運放。

根據所述的連級比較器電路，所述第一開關、第二開關、第三開關、第四開關、第五開關和第六開關采用相同的開關。

根據所述的連級比較器電路，所述第一開關、第二開關、第三開關、第四開關、第五開關和第六開關采用消除電荷注入的CMOS開關。

根據所述的連級比較器電路，所述交叉進行的兩種工作狀態，由外部控制時鐘產生的電平控制。