[發(fā)明專利]一種應(yīng)答器及其方法

在審

• 申請?zhí)枺?/td>: 201611031735.6
• 申請日: 2016-11-22
• 公開（公告）號: CN108092690A
• 公開（公告）日: 2018-05-29
• 發(fā)明（設(shè)計）人: 劉兵;王洪良;尹肖飛;張志遠;曲松超
• 申請（專利權(quán)）人: 河南藍信科技股份有限公司
• 主分類號: H04B1/59
• 分類號: H04B1/59;H04L27/10
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種應(yīng)答器及其方法，其特征在于，它包含如下步驟：

①、從報文寫入接口電路寫入應(yīng)答器固定報文信息；

②、接收并分離出外部LEU設(shè)備傳輸?shù)腖EU報文信號，并傳輸至處理器1進行解碼、緩存；

③、列車經(jīng)過應(yīng)答器時，應(yīng)答器接收27.095MHZ能量信號并激活，處理器2接收LEU報文信號并發(fā)送至4.2M信號調(diào)制發(fā)送電路；同時處理器2向處理器1發(fā)送激活標(biāo)志脈沖信號；

④、4.2M信號調(diào)制發(fā)送電路將輸入LEU報文信號經(jīng)過FSK調(diào)制、放大后經(jīng)耦合線圈發(fā)射出去；同時，處理器1收到激活標(biāo)志脈沖信號后，向阻抗變換電路發(fā)送列車通過脈沖信號，阻抗變換電路輸出低阻抗使外部LEU設(shè)備不轉(zhuǎn)換輸出報文信息。

2.根據(jù)權(quán)利要求1所述的一種應(yīng)答器及其方法，其特征是：步驟1中，所述應(yīng)答器固定報文信息寫入，由外部應(yīng)答器報文專用寫入工具將固定報文信息通過RS485接口傳入報文寫入接口電路，經(jīng)報文寫入接口電路接口轉(zhuǎn)換后傳輸至處理器1，處理器1對寫入報文信息進行合法性判斷、解碼，信息判斷正確時，處理器1對處理器2的“報文寫入標(biāo)志”置為有效狀態(tài)，然后通過處理器2對傳輸?shù)墓潭▓笪男畔?zhí)行寫操作；

所述處理器2，寫操作完成后再執(zhí)行對存儲模塊讀操作，并將讀取結(jié)果通過處理器1、報文寫入接口電路再回傳給應(yīng)答器報文專用寫入工具；同時，處理器1對處理器2的“報文寫入標(biāo)志”置為無效狀態(tài)。

3.根據(jù)權(quán)利要求1所述的一種應(yīng)答器及其方法，其特征是：步驟2中，所述外部LEU設(shè)備傳輸報文信號分離，將外部LEU設(shè)備傳輸?shù)男盘柦?jīng)過端口匹配電阻、信號隔離變壓器后使雙端信號變?yōu)閱味诵盘?，該單端信號?jīng)過一個帶阻濾波器和一個高通濾波器濾波，輸出DBPL編碼后的報文信息，即為LEU設(shè)備傳輸報文信息；經(jīng)濾波器輸出信息通過兩級整形比較器，輸出FPGA芯片能夠識別的DBPL編碼信息送給處理器1進行解碼；

所述處理器1，將輸入DBPL編碼信號進行解碼、緩存，等待處理器2發(fā)送的激活脈沖信號；所述處理器1對DBPL編碼信號的解碼，如果DBPL編碼信號在連續(xù)設(shè)定時間內(nèi)解碼結(jié)果為無效，則判斷為外部LEU設(shè)備傳輸信號無效，處理器1輸出的“C1接口有效標(biāo)志”置為無效狀態(tài)；否則將“C1接口有效標(biāo)志”置為有效狀態(tài)，同時將解碼后的報文信息通過處理器1的IO管腳傳輸至處理器2；

所述處理器1緩存報文時間，由軟件進行設(shè)定；所述處理器1，當(dāng)處理器1緩存報文信息超過設(shè)定的緩存時間，自動清除緩存的報文信息；

所述處理器1緩存LEU報文信息，當(dāng)接收到新發(fā)送的LEU報文信息時，自動覆蓋并更新處理器1緩存的報文信息；

所述處理器1，外圍設(shè)計有RC復(fù)位電路，當(dāng)處理器1“死機”時，通過在處理器1復(fù)位管腳加載高電平脈沖信號即可以對處理器1芯片進行復(fù)位。

4.根據(jù)權(quán)利要求1所述的一種應(yīng)答器及其方法，其特征是：步驟3中，所述應(yīng)答器接收27.095MHZ能量信號激活，當(dāng)列車接近應(yīng)答器時，應(yīng)答器的耦合線圈感應(yīng)到27.095MHz的磁場信號并轉(zhuǎn)換為電信號，該信號經(jīng)過整流、濾波、穩(wěn)壓后，輸出應(yīng)答器A接口部分電路、控制部分電路所需的5V、3.3V、1.5V工作電源；同時，經(jīng)整流、穩(wěn)壓器輸出一路電壓信號供雙門檻比較器供電，雙門檻比較器輸出信號作為處理器2的復(fù)位信號；

所述處理器2報文信號發(fā)送，處理器2收到應(yīng)答器激活的信號時，首先判斷處理器1傳輸?shù)摹癈1接口有效標(biāo)志”是否有效；如果“C1接口有效標(biāo)志”有效，則將處理器1傳輸?shù)腖EU報文信息發(fā)送出去，直至電源能量消失；

所述處理器2在激活期間，當(dāng)監(jiān)測到“C1接口有效標(biāo)志”無效時，則發(fā)送軟件設(shè)定長度的連續(xù)0或1信息，然后從存儲模塊中讀取固定報文信息并發(fā)送出去；

所述處理器2，在激活期間發(fā)送默認(rèn)報文過程中，若“C1接口有效標(biāo)志”恢復(fù)有效，應(yīng)答器仍然發(fā)送默認(rèn)報文，直至電源能量消失；

所述應(yīng)答器激活標(biāo)志發(fā)送，應(yīng)答器激活期間，處理器2向處理器1發(fā)送的“應(yīng)答器激活標(biāo)志”脈沖信號置為高電平，其余時間置為低電平。