[發明專利]半導體裝置、半導體封裝及其制造方法

在審

• 申請號: 201610999452.4
• 申請日: 2016-11-01
• 公開（公告）號: CN107634043A
• 公開（公告）日: 2018-01-26
• 發明（設計）人: 林柏均
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L23/31;H01L21/60
• 代理公司: 隆天知識產權代理有限公司72003
• 代理人: 馮志云,王芝艷

技術領域

本公開涉及一種具有導電凸塊的半導體裝置及其制造方法，其中半導體裝置具有非常精細的間距(fine-pitch)、高散熱特性、低翹曲、以及最小化的凸塊工藝應力(bumping stress)。

背景技術

集成電路(IC)結構的封裝技術持續發展，以符合微小化與安裝可信賴度(mounting reliability)的要求。近來，由于電子產品對微小化與高功能需求，此一技術領域已公開各種技術，以因應該等需求。

如所周知，半導體晶片在操作時會產生熱量。在操作過程中，隨著半導體的溫度升高與下降，硅與金屬或金屬物質之間不同的熱膨脹系數可在半導體晶片中造成應力，此一現象在半導體晶片操作過程中會顯著惡化晶片中硅/金屬接合的完整性與可信賴度。當操作溫度改變時，個別材料的位移改變；若熱膨脹系數差異造成的應力無法釋放，則可能造成封裝結構的斷裂。

再者，來自晶片操作的熱量通常造成集成電路結構的功能障礙。當晶片溫度增加時，其可能相對影響小剖面的接線，因而破壞集成電路結構的正常功能。因此，近年來，隨著半導體封裝的微小化，集成電路結構中的散熱問題已吸引越來越多的關注。

一般而言，封裝產業中使用兩種不同的信號接頭接合(signal joint binding)方法，分別公知的打線接合(wire bonding，WB)與進階的倒裝芯片接合(flip chip bonding，FCB)。在安裝至應用印刷電路板(PCB)或其他邏輯封裝上之前，此等接合方法用于形成IC封裝。

只要半導體裝置設計考慮線回路(wire looping)，打線接合技術的成本低且工藝可變化，因而仍為最廣泛用于IC組裝產業中的信號接頭(signal joint)。當面臨打線接合過多問題時，SiP(系統封裝)模塊與硅間隔物一并采用打線接合。

此外，依照接頭尺寸/間距/高度以及應用領域，存有不同的FCB構造。不論FCB型式，相較于打線接合封裝，使用FCB工藝的主要效應為熱/電效能較高且封裝尺寸架構較小。特別地，由于輸入/輸出(I/O)數量非常多，大部分的邏輯晶粒使用FCB工藝。

上文的「現有技術」說明僅是提供背景技術，并未承認上文的「現有技術」說明公開本公開的標的，不構成本公開的現有技術，且上文的「現有技術」的任何說明均不應作為本案的任一部分。

發明內容

本公開涉及一種具有導電凸塊的半導體裝置及其制造方法，其中半導體裝置具有非常精細的間距(fine-pitch)、高散熱特性、低翹曲、以及最小化的凸塊工藝應力(bumping stress)。

本公開提供一種半導體裝置。在本公開的實施例中，該半導體裝置包括：一集成電路晶粒；至少一導電終端，設置于該集成電路晶粒上；一框架，設置于該集成電路晶粒上，其中該框架實質暴露該至少一導電終端；以及至少一導電凸塊，設置于該框架中，其中該至少一導電凸塊電連接該至少一導電終端。

在本公開的實施例中，該框架是一支撐層，包含非導電材料，該非導電材料選自于包括硅與二氧化硅組成的群組。

在本公開的實施例中，該框架包括：一支撐層，包含非導電材料，該非導電材料選自于包括硅與二氧化硅組成的群組；以及一中介層，設置于該支撐層與該集成電路晶粒之間。

在本公開的實施例中，該半導體裝置另包括至少一導電接頭，設置于該至少一導電凸塊與該至少一導電終端之間，并且該至少一導電接頭與該至少一導電凸塊形成至少一導電插塞。

在本公開的實施例中，該至少一導電接頭與該至少一導電凸塊由不同材料制成。

在本公開的實施例中，該至少一導電凸塊的剖面圖具有一實質非球形側壁。

在本公開的實施例中，該至少一導電凸塊的剖面圖具有一實質垂直側壁。

本公開另提供一種半導體封裝。在本公開的實施例中，該半導體封裝包括：一半導體裝置，具有至少一導電終端；一框架，設置于該半導體裝置上，其中該框架實質暴露該至少一導電終端；至少一導電凸塊，設置于該框架中，其中該至少一導電凸塊電連接該至少一導電終端；一物件，具有至少一導電墊；以及一粘著層，設置于該半導體裝置與該物件之間。

在本公開的實施例中，該框架是一支撐層，包含非導電材料，該非導電材料選自于包括硅與二氧化硅組成的群組。

在本公開的實施例中，該框架包括：一支撐層，包含非導電材料，該非導電材料選自于包括硅與二氧化硅組成的群組；以及一中介層，設置于該支撐層與該集成電路晶粒之間。