[發(fā)明專利]具有缺陷探測(cè)電路的半導(dǎo)體芯片有效
| 申請(qǐng)?zhí)枺?/td> | 201610879501.0 | 申請(qǐng)日： | 2016-10-08 |
| 公開(kāi)（公告）號(hào)： | CN107068637B | 公開(kāi)（公告）日： | 2019-10-01 |
| 發(fā)明（設(shè)計(jì)）人： | 李寶羅;鄭在皓;白南奎;禹孝錫;尹賢淑;李光镕 | 申請(qǐng)（專利權(quán)）人： | 三星電子株式會(huì)社 |
| 主分類號(hào)： | H01L23/48 | 分類號(hào)： | H01L23/48;H01L23/58 |
| 代理公司： | 北京市柳沈律師事務(wù)所 11105 | 代理人： | 屈玉華 |
| 地址： | 韓國(guó)*** | 國(guó)省代碼： | 韓國(guó);KR |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 柵極圖案 布線結(jié)構(gòu) 缺陷探測(cè) 層間絕緣層 電路 半導(dǎo)體芯片 接觸插塞 電連接 襯底 電路電連接 探測(cè) 穿過(guò) | ||
1.一種半導(dǎo)體芯片，包括：
在襯底上的柵極圖案，所述柵極圖案鄰近所述襯底的上表面，并且所述柵極圖案沿著所述襯底的半導(dǎo)體芯片區(qū)域的邊緣部分形成；
在所述柵極圖案上方的第一布線結(jié)構(gòu)，所述第一布線結(jié)構(gòu)與所述柵極圖案間隔開(kāi)，并且所述第一布線結(jié)構(gòu)包括沿著所述半導(dǎo)體芯片區(qū)域的邊緣部分形成的第一導(dǎo)電圖案；
第一接觸插塞，將所述柵極圖案電連接到所述第一布線結(jié)構(gòu)的第一部分；
電連接到所述柵極圖案的第一缺陷探測(cè)電路；以及
電連接到所述第一布線結(jié)構(gòu)的第二缺陷探測(cè)電路。
2.如權(quán)利要求1所述的半導(dǎo)體芯片，其中：
所述柵極圖案具有矩形環(huán)形狀；以及
在平面圖中，所述柵極圖案的端部鄰近所述第一缺陷探測(cè)電路和所述第二缺陷探測(cè)電路并彼此間隔開(kāi)。
3.如權(quán)利要求1所述的半導(dǎo)體芯片，其中：
所述第一布線結(jié)構(gòu)還包括第一延伸線和第二延伸線；
所述第一導(dǎo)電圖案具有矩形環(huán)形狀；
在平面圖中，所述第一導(dǎo)電圖案的端部鄰近所述第一缺陷探測(cè)電路和所述第二缺陷探測(cè)電路，并且彼此間隔開(kāi)；
所述第一延伸線接觸所述第一導(dǎo)電圖案的側(cè)壁并且朝向所述半導(dǎo)體芯片區(qū)域延伸；以及
所述第二延伸線與所述第一延伸線間隔開(kāi)并接觸所述第一接觸插塞。
4.如權(quán)利要求1所述的半導(dǎo)體芯片，其中所述第一缺陷探測(cè)電路包括：
時(shí)鐘信號(hào)電路，所述時(shí)鐘信號(hào)電路電連接到所述柵極圖案的第一端部分，所述時(shí)鐘信號(hào)電路被構(gòu)造成根據(jù)柵極時(shí)鐘信號(hào)而操作；
緩沖器電路，所述緩沖器電路電連接到所述柵極圖案的第二端部分；以及
輸出電路，所述輸出電路連接到所述緩沖器電路。
5.如權(quán)利要求1所述的半導(dǎo)體芯片，其中所述第二缺陷探測(cè)電路包括：
時(shí)鐘信號(hào)電路，所述時(shí)鐘信號(hào)電路電連接到所述第一導(dǎo)電圖案的第一端部分，所述時(shí)鐘信號(hào)電路被構(gòu)造成根據(jù)第一導(dǎo)電圖案時(shí)鐘信號(hào)而操作；
緩沖器電路，所述緩沖器電路電連接到所述第一導(dǎo)電圖案的第二端部分；以及
輸出電路，所述輸出電路連接到所述緩沖器電路。
6.如權(quán)利要求1所述的半導(dǎo)體芯片，還包括：
在所述第一布線結(jié)構(gòu)上方的第二布線結(jié)構(gòu)，所述第二布線結(jié)構(gòu)與所述第一布線結(jié)構(gòu)間隔開(kāi)，并且所述第二布線結(jié)構(gòu)包括沿著所述半導(dǎo)體芯片區(qū)域的所述邊緣部分的第二導(dǎo)電圖案；
第二接觸插塞，所述第二接觸插塞電連接到所述第二布線結(jié)構(gòu)和所述第一布線結(jié)構(gòu)的第二部分；以及
第三缺陷探測(cè)電路，所述第三缺陷探測(cè)電路電連接到所述第二布線結(jié)構(gòu)。
7.如權(quán)利要求1所述的半導(dǎo)體芯片，還包括：
在所述襯底的存儲(chǔ)器單元區(qū)域中的多個(gè)存儲(chǔ)器單元；
其中所述多個(gè)存儲(chǔ)器單元在所述襯底和所述第一布線結(jié)構(gòu)之間。
8.如權(quán)利要求7所述的半導(dǎo)體芯片，其中，所述多個(gè)存儲(chǔ)器單元包括NAND快閃存儲(chǔ)器器件的存儲(chǔ)器單元。
9.如權(quán)利要求8所述的半導(dǎo)體芯片，其中，所述NAND快閃存儲(chǔ)器器件是包括三維垂直NAND存儲(chǔ)器陣列的三維存儲(chǔ)器器件。
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