[發明專利]接觸SOI襯底

有效

• 申請號: 201610836535.1
• 申請日: 2016-09-21
• 公開（公告）號: CN107026176B
• 公開（公告）日: 2020-10-16
• 發明（設計）人: C·豪夫;I·洛倫茨;M·滋爾;U·亨澤爾;N·加恩
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/84
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及接觸SOI襯底，其提供一種集成電路。該集成電路包括：半導體塊體襯底；埋置氧化物層，形成于該半導體塊體襯底上；多個單元，各單元具有晶體管裝置，形成于該埋置氧化物層上方；多條柵極電極線，穿過該多個單元并為該單元的該晶體管裝置提供柵極電極；以及多個連接單元(tap cell)，經配置以電性接觸該半導體塊體襯底并被布置于與具有該晶體管裝置的該多個單元下方或上方的位置不同的位置。

技術領域

本發明通常涉及集成電路及半導體裝置領域，尤其涉及至SOI裝置的半導體塊體襯底的接觸的形成。

背景技術

制造例如CPU(中央處理單元)、存儲裝置、ASIC(專用集成電路；applicationspecific integrated circuit)等先進集成電路需要依據特定的電路布局在給定的芯片面積上形成大量電路元件。在多種電子電路中，場效應晶體管代表一種重要類型的電路元件，其基本確定該集成電路的性能。一般來說，目前實施多種制造方法技術來形成場效應晶體管(field effect transistor；FET)，其中，對于許多類型的復雜電路，MOS技術因在操作速度和/或功耗和/或成本效率方面的優越特性而成為目前最有前景的方法之一。在使用例如CMOS技術制造復雜集成電路期間，在包括結晶半導體層的襯底上形成數百萬個N溝道晶體管和P溝道晶體管。

目前，FET通常構建于絕緣體上硅(silicon-on-insulator；SOI)襯底上，尤其全耗盡絕緣體上硅(fully depleted silicon-on-insulator；FDSOI)襯底上。FET的溝道形成于薄半導體層中，通常包括或由硅材料或其它半導體材料制成，其中，該半導體層形成于絕緣層、埋置氧化物(buried oxide；BOX)層上，該絕緣層、埋置氧化物層形成于半導體塊體襯底上。由半導體裝置激進的尺寸縮小引起的一個嚴重問題必定是漏電流的發生。由于漏電流依賴于FET的閾值電壓，因此襯底偏壓(反偏壓(back biasing))可降低泄漏功率。通過這種先進的技術，襯底或適當的阱經偏壓以提升晶體管閾值，從而降低漏電流。在PMOS裝置中，晶體管的基體(body)被偏壓為高于正供應電壓V_DD的電壓。在NMOS裝置中，晶體管的基體被偏壓為低于負供應電壓V_SS的電壓。

圖1a顯示具有半導體塊體襯底10的SOI配置，其中，在塊體襯底10中形成N⁺摻雜區11及P⁺摻雜區12。另外，該SOI配置包括形成于半導體塊體襯底10上的BOX層13以及形成于BOX層13上并提供溝道區的半導體層20。圖1a還顯示形成于半導體層20上方的柵極電極材料(例如多晶硅)層14。N⁺摻雜區11及P⁺摻雜區12分別用以反偏壓P溝道FET柵極或N溝道FET柵極。在集成電路(integrated circuit；IC)中，通過柵極電極線(多晶線)14a來形成單元結構，該柵極電極線將主動半導體裝置的標準單元定義為圖1a上所示的單元。一般來說，多晶硅(多晶)線14a(圖1b及1e)彼此平行。要注意的是，除該多晶材料以外，FET的柵極可包括金屬材料。在先進IC中，柵極構造如此之小以致通過當前技術，它們無法被制造為任意布置的柵極。相反，必須制造由具有精確定義的寬度及間距的平行多晶線形狀14a組成的多晶線14a的規則網格，如圖1b中所示。之后，在額外的制造步驟中，將利用多晶線(poly line；PC)切割掩膜以移除不想要的多晶線14a。該規則的多晶線網格(“柵極海”)必須被邊界單元包圍，該邊界單元包含具有較大寬度的平行多晶線形狀15，以在制造期間保護該標準單元的規則多晶線14a免受拋光缺陷。