[發(fā)明專利]單層多晶硅非易失性存儲單元

有效

• 申請?zhí)枺?/td>: 201610829102.3
• 申請日: 2016-09-18
• 公開（公告）號: CN107093456B
• 公開（公告）日: 2020-09-22
• 發(fā)明（設(shè)計(jì)）人: 崔光一;樸圣根;金南潤
• 申請（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C16/10;G11C16/14;G11C16/26;H01L27/11521
• 代理公司: 北京弘權(quán)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 李少丹;許偉群

一種單層多晶硅非易失性存儲單元包括耦合電容器、單元晶體管和選擇晶體管。單元晶體管具有浮柵、第一源極和第一漏極。浮柵經(jīng)由耦合電容器耦接到陣列控制柵極/源極線。第一源極耦接到陣列控制柵極/源極線。選擇晶體管具有選擇柵極、第二源極和第二漏極。選擇柵極耦接到字線。第二源極耦接到第一漏極。第二漏極耦接到位線。

相關(guān)申請的交叉引用

本申請要求2016年2月17日提交的申請?zhí)枮?0-2016-0018201的韓國申請的優(yōu)先權(quán)，其通過引用整體合并于此。

技術(shù)領(lǐng)域

本公開的各種實(shí)施例涉及非易失性存儲器件，更具體地，涉及單層多晶硅(single-poly)非易失性存儲單元。

背景技術(shù)

眾所周知的是，非易失性存儲器件可以被用作片上系統(tǒng)(SoC)嵌入式存儲器。然而，常規(guī)的存儲器件通過使用雙層多晶硅工藝而非使用標(biāo)準(zhǔn)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝來制造。因此，在應(yīng)用于具有嵌入式存儲器的常規(guī)非易失性存儲器件時(shí)存在限制。此外，當(dāng)非易失性存儲器件以層疊結(jié)構(gòu)形成時(shí)，制造工藝變得復(fù)雜，因?yàn)榉珠_執(zhí)行多晶硅沉積工藝和刻蝕工藝以形成浮柵和控制柵極。另外，由于浮柵和控制柵極以層疊結(jié)構(gòu)形成，因此在制造工藝中(尤其是在刻蝕工藝中)很可能出現(xiàn)對不準(zhǔn)，從而降低產(chǎn)品合格率。相應(yīng)地，提出了可以通過標(biāo)準(zhǔn)CMOS工藝來制造的單層多晶硅非易失性存儲器件。

發(fā)明內(nèi)容

根據(jù)一個實(shí)施例，一種單層多晶硅非易失性存儲單元包括耦合電容器、單元晶體管和選擇晶體管。單元晶體管具有浮柵、第一源極和第一漏極。浮柵經(jīng)由耦合電容器來耦接到陣列控制柵極/源極線。第一源極耦接到陣列控制柵極/源極線。選擇晶體管具有選擇柵極、第二源極和第二漏極。選擇柵極耦接到字線。第二源極耦接到第一漏極。第二漏極耦接到位線。

根據(jù)一個實(shí)施例，一種單層多晶硅非易失性存儲單元包括：第一P型阱區(qū)和第二P型阱區(qū)，第一P型阱區(qū)和第二P型阱區(qū)設(shè)置在N型半導(dǎo)體區(qū)中且彼此間隔開，其中，第一有源區(qū)、第二有源區(qū)和第三有源區(qū)形成在第一P型阱區(qū)中且彼此間隔開，其中，第四有源區(qū)形成在第二P型阱區(qū)中；第一N⁺型結(jié)區(qū)和第二N⁺型結(jié)區(qū)，第一N⁺型結(jié)區(qū)和第二N⁺型結(jié)區(qū)設(shè)置在第一有源區(qū)中且通過耦合/溝道區(qū)來彼此間隔開；第三N⁺型結(jié)區(qū)和第四N⁺型結(jié)區(qū)，第三N⁺型結(jié)區(qū)和第四N⁺型結(jié)區(qū)設(shè)置在第二有源區(qū)中且通過溝道區(qū)來彼此間隔開；第一P⁺接觸區(qū)，設(shè)置在第三有源區(qū)中；第二P⁺接觸區(qū)，耦接到第四有源區(qū)中的隧道區(qū)；讀取選擇柵極層，設(shè)置在溝道區(qū)之上；浮柵層，設(shè)置在耦合/溝道區(qū)之上且延伸至隧道區(qū)之上；以及互連，將第二N⁺型結(jié)區(qū)連接到第三N⁺型結(jié)區(qū)。

附圖說明

基于附圖和所附詳細(xì)描述，本發(fā)明構(gòu)思的各種實(shí)施例將變得更加明顯，其中：

圖1是圖示根據(jù)一個實(shí)施例的單層多晶硅非易失性存儲單元的等效電路圖；

圖2是圖示圖1的單層多晶硅非易失性存儲單元的編程操作的電路圖；

圖3是圖示圖1的單層多晶硅非易失性存儲單元的擦除操作的電路圖；

圖4是圖示圖1的單層多晶硅非易失性存儲單元的讀取操作的電路圖；

圖5是圖示根據(jù)一個實(shí)施例的單層多晶硅非易失性存儲單元的布局圖；

圖6是沿圖5的I-I’線截取的剖視圖，且圖示了圖5的單層多晶硅非易失性存儲單元的耦合電容器和讀取單元晶體管；

圖7是沿圖5的II-II’線截取的剖視圖，且圖示了圖5的單層多晶硅非易失性存儲單元的讀取選擇晶體管；