[發明專利]半導體存儲裝置

在審

• 申請號: 201610756199.X
• 申請日: 2016-08-29
• 公開（公告）號: CN107195325A
• 公開（公告）日: 2017-09-22
• 發明（設計）人: 本間充祥
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C16/04
• 分類號: G11C16/04
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 楊林勛

[相關申請]

本申請享有以日本專利申請案2016-49720號(申請日：2016年3月14日)作為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

使用存儲2位以上的數據的存儲器單元的半導體存儲裝置為人所周知。

發明內容

實施方式提供一種能夠提高數據的可靠性的半導體存儲裝置。

實施方式的半導體存儲裝置具備：第一存儲器單元，能夠存儲2位以上的數據；及字線，連接于第一存儲器單元。在第一存儲器單元的寫入動作中，在寫入動作的第一期間，對字線在施加第一次數的寫入電壓之后施加驗證電壓。在繼第一期間之后的第二期間，對字線在施加比第一次數多的第二次數的寫入電壓之后施加驗證電壓。

附圖說明

圖1是第一實施方式的半導體存儲裝置的框圖。

圖2是第一實施方式的半導體存儲裝置所具備的區塊的電路圖。

圖3是第一實施方式的半導體存儲裝置所具備的存儲器單元的閾值分布。

圖4是第一實施方式的半導體存儲裝置中的寫入動作的說明圖。

圖5是第一實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖6是第一實施方式的半導體存儲裝置中的寫入動作的波形圖。

圖7是第一實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖8是第一實施方式的半導體存儲裝置中的寫入動作的波形圖。

圖9是第一實施方式的半導體存儲裝置中的寫入動作所致的閾值分布的說明圖。

圖10是第二實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖11是第二實施方式的半導體存儲裝置中的寫入動作的波形圖。

圖12是第二實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖13是第二實施方式的半導體存儲裝置中的寫入動作的波形圖。

圖14是第二實施方式的半導體存儲裝置中的寫入動作所致的閾值分布的說明圖。

圖15(a)～(c)是第三實施方式的半導體存儲裝置中的寫入動作的說明圖。

具體實施方式

以下，參照附圖對實施方式進行說明。此外，在以下的說明中，對具有相同功能及構成的要素標注共通的參照符號。

[1]第一實施方式

以下，對第一實施方式的半導體存儲裝置進行說明。

[1-1]半導體存儲裝置1的構成

首先，使用圖1對半導體存儲裝置10的構成進行說明。在圖1中表示半導體存儲裝置10的框圖。如圖1所示，半導體存儲裝置1具備存儲器單元陣列11、傳感放大器模塊12、行解碼器13、狀態寄存器14、地址寄存器15、命令寄存器16、定序器17、及電壓產生電路18。

存儲器單元陣列11具備區塊BLK0～BLKn(n為1以上的自然數)。區塊BLK是與位線及字線建立了關聯的多個非易失性存儲器單元的集合，例如成為數據的刪除單位。在存儲器單元中，應用存儲2位以上的數據的MLC(Multi-Level Cell，多層存儲單元)方式。本實施方式是以使存儲器單元存儲2位的數據的情況為例進行說明。

傳感放大器模塊12傳感從存儲器單元陣列11讀出的數據DAT，并視需要將讀出的數據DAT輸出到外部的控制器。另外，傳感放大器模塊12根據從控制器接收的寫入數據DAT而對位線施加電壓。

行解碼器13選擇與進行讀出及寫入的對象的存儲器單元對應的字線。而且，行解碼器13對所選擇的字線及未選擇的字線分別施加所需的電壓。

狀態寄存器14保持半導體存儲裝置1的狀態信息STS。

地址寄存器15保持從控制器發送的地址信息ADD。而且，地址寄存器15將地址信息ADD所包含的列地址信號CA及行地址信號RA分別發送到傳感放大器模塊12及行解碼器13。

命令寄存器16保持從控制器20發送的命令CMD。而且，命令寄存器16將命令CMD發送到定序器17。

定序器17控制半導體存儲裝置10整體的動作。另外，定序器17具備計數器。該計數器是在進行寫入動作時使用，對下述編程循環的次數進行計數。

電壓產生電路18產生適合于存儲器單元陣列11、傳感放大器模塊12、及行解碼器13的電壓。

[1-1-1]存儲器單元陣列11的電路構成