[發明專利]一種半導體器件及制備方法、電子裝置

有效

• 申請號: 201610721246.7
• 申請日: 2016-08-24
• 公開（公告）號: CN107785259B
• 公開（公告）日: 2020-09-15
• 發明（設計）人: 張城龍
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;馮永貞

本發明涉及一種半導體器件及制備方法、電子裝置。所述方法包括：提供半導體襯底，在半導體襯底上形成有若干鰭片以及位于所述鰭片上的若干柵極結構，在所述柵極結構上還形成有包圍所述柵極結構的間隙壁層，所述半導體襯底上還形成有隔離材料層，所述隔離材料層部分地覆蓋所述間隙壁層，以露出所述間隙壁層的頂部；在所述間隙壁層的側壁上形成保護層，以覆蓋所述間隙壁層的側壁；在所述隔離材料層上和所述間隙壁層上形成介電層，以覆蓋所述隔離材料層和所述間隙壁層；圖案化所述介電層，以形成開口，露出所述保護層；以所述保護層為掩膜蝕刻所述介電層，在相鄰的所述柵極結構之間形成接觸孔開口。所述方法增大了自對準接觸孔的蝕刻工藝窗口。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及制備方法、電子裝置。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由于高器件密度、高性能和低成本的需求，半導體工業已經進步到納米技術工藝節點，半導體器件的制備受到各種物理極限的限制。

隨著CMOS器件尺寸的不斷縮小，來自制造和設計方面的挑戰促使了三維設計如鰭片場效應晶體管(FinFET)的發展。相對于現有的平面晶體管，FinFET是用于20nm及以下工藝節點的先進半導體器件，其可以有效控制器件按比例縮小所導致的難以克服的短溝道效應，還可以有效提高在襯底上形成的晶體管陣列的密度，同時，FinFET中的柵極環繞鰭片(鰭形溝道)設置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出。

在FinFET器件中通常需要通過多個中間掩膜工藝(several-reticle approach)圖案化以形成接觸孔開口，其中接觸孔僅位于柵極區域，自對準接觸孔(self-aligned CT，SAC)電連接有源區和柵極。

在自對準接觸孔(self-aligned CT，SAC)的制備過程中所述柵極上的間隙壁用于定義所述SAC的輪廓，但目前所述間隙壁往往會被過蝕刻，造成損失，嚴重影響SAC的輪廓。

因此，有必要提出一種新的半導體器件及制備方法，以解決現有的技術問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了克服目前存在的問題，本發明提供了一種半導體器件的制備方法，所述方法包括：

提供半導體襯底，在所述半導體襯底上形成有若干鰭片以及位于所述鰭片上的若干柵極結構，在所述柵極結構上還形成有包圍所述柵極結構的間隙壁層，所述半導體襯底上還形成有隔離材料層，所述隔離材料層部分地覆蓋所述間隙壁層，以露出所述間隙壁層的頂部；

在所述間隙壁層的側壁上形成保護層，以覆蓋所述間隙壁層的側壁；

在所述隔離材料層上和所述間隙壁層上形成介電層，以覆蓋所述隔離材料層和所述間隙壁層；

圖案化所述介電層，以形成開口，露出所述保護層；

以所述保護層為掩膜蝕刻所述介電層，在相鄰的所述柵極結構之間形成接觸孔開口。

可選地，在形成所述保護層之前還進一步包括對露出的所述間隙壁層進行修剪的步驟，以減小露出的所述間隙壁層的寬度。

可選地，形成所述保護層的方法包括：

在所述隔離材料層上和所述間隙壁層上形成保護材料層，以覆蓋所述隔離材料層和所述間隙壁層；

蝕刻所述保護材料層，以在所述間隙壁層的側壁上形成所述保護層。

可選地，所述保護層包括BN和TiN中的一種。