[發明專利]一種高速DA轉換器電路在審
| 申請號: | 201610714433.2 | 申請日: | 2016-08-25 |
| 公開(公告)號: | CN107786207A | 公開(公告)日: | 2018-03-09 |
| 發明(設計)人: | 張桂春 | 申請(專利權)人: | 張桂春 |
| 主分類號: | H03M1/66 | 分類號: | H03M1/66 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 110179 遼寧省沈陽市渾*** | 國省代碼: | 遼寧;21 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 一種 高速 da 轉換器 電路 | ||
所屬技術領域
本發明涉及一種高速DA轉換器電路,適用于數模轉換器領域。
背景技術
隨著信息技術和數字技術,特別是數字信號處理技術和集成電路制造工藝的發展,數據轉換器技術作為數字通信與信息處理系統中的核心技術必將得到越來越廣泛的發展和重視。在信息技術數字化的大趨勢下,DAC 技術將成為核心模擬技術之一,并且它在應用中決定整機系統性能指標的瓶頸作用將越來越明顯。
單片集成電路從上世紀 70 年代初實現了數模轉換器集成設計成功以來,無論從工藝上還是集成電路設計上來說,數模轉換器產品水平都取得了前所未有的進步,同時也面臨著新的挑戰與機遇。經過這些年的發展,DAC電路結構研究和生產工藝的都取得了長足進步。工藝上來說,Biploar、CMOS、BiCMOS 是主流工藝。工藝水平從微米一直發展到亞微米、 深亞微米,今天已經進入到納米加工和研制階段,使DAC電路的研制在功耗、性能和規模上都有了很大的提高。數模轉換器的品種和功能隨著制造工藝的發展而迅速增加,其中單片集成數模轉換器已經是數模轉換器產品的主流,最早采用的模塊方式來實現數模轉換器功能的電路設計和制造方式已經銷聲匿跡了。盡管CMOS、SiGe 等工藝技術發展速度非常快,其工藝基本器件的工作速度有了很大提高,用它們進行數模轉換器的設計在技術上已經相對成熟,也涌現出了較多的電路樣品,而且數模轉換器的工作速度也越來越高。但是在 Si 工藝上的 發展已經進入到了后摩爾(或者超摩爾)時代,用它們來進行數模轉換器的設計技術也將會逐漸進入后摩爾時代。近年來開始出現了采用三五族材料對應的GaAs/InP 工藝技術來進行數模轉換器的設計,主要是因為三五族材料的工藝加工的器件具有電子遷移率高、跨導gm 高、擊穿電壓高,在模擬/混合信號高帶寬信號電路領域具有強大競爭力。
數字電路和模擬電路高速發展,兩者相互促進、不可或缺,作為模擬電路核心之一的數據轉換器更是集成電路發展水平的標志之一。數模轉換器電路的最高精度、最高工作速度在一定程度上決定了系統或整機的最高工作性能和水平。
發明內容
本發明提供一種高速DA轉換器電路,提出了整個電路的系統架構,實現電路在時鐘 500MHz下16 位精度的數字/模擬轉換功能、 輸出差分互補模擬電流信號。電路結構較為緊湊,工作穩定,工作穩定,工作效率較高,功耗低,具有良好的抗干擾性和可靠性。
本發明所采用的技術方案是。
高速DA轉換器電路由電源域轉換電路、電平檢測單元電路、電平比較器單元電路、LVDS數據延遲單元電路組成。
所述電源域轉換電路可以較好的實現電路的數字控制信號的電源域轉換,將標準的1.8V 電源域轉換到電路內部所需的3.3V 電源域,從而達到所有控制信號在芯片內部的協調工作。LVDS 偏置模塊的主要功能是將產生整個LVDS并行數據端口的偏置,同時實現標準數字輸入控制信號的電源域的轉換,即將1.8V電源域的數字信號轉換到3.3V電源域。
所述電平檢測單元電路中,當省電模式控制信號為高電平“1”有效 的時候,電路處于省電模式工作,輸入信號被關掉(無效),直接對輸出置位outp(0)/outn(1);否則電路處于正常工作時:電路作為比較器,對輸入信號與偏置的比較并給出檢測結果。當線路路正常的時候,2uA左右的電流在輸入差分數據兩端完全能夠被吸收,輸出正常;當電路開路的時候,2uA左右的電流由于沒有去處,就會把電壓抬高到電源電壓,從而實現開路檢測。
所述電平比較器單元電路采用了3V、2V 兩種MOS管,主要是基于輸入、輸出信號電源域的考慮,3V電源域的信號采用3V的MOS 管,2V電源域的信號采用2V的MOS管;結構上設計了正反饋,從而使電路輸出能夠迅速上升到電源電壓VDD 或者VSS,使電路的放大性能得到了保證和提高,實現了電路比較放大的功能;輸入上采用 PMOS 管。一方面實現了輸入信號電壓 0.7V、1.7V 兩種情況的傳輸,另一方面較好的實現了3.3V和2V之間信號以及電源的隔離。
所述LVDS數據延遲單元電路主要采用固有邏輯門延時來設計。數據傳輸每經過一級邏輯門時,就會產生相應的延遲時間,每一級邏輯門的傳輸延遲時間即為可編程的延遲最小步距;通過編程調節傳輸路徑上需要經過的邏輯延時門的數量,從事實現數據傳輸延遲時間的調節。
本發明的有益效果是:電路結構較為緊湊,工作穩定,工作穩定,工作效率較高,功耗低,具有良好的抗干擾性和可靠性。
附圖說明
下面結合附圖和實施例對本發明進一步說明。
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于張桂春,未經張桂春許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作,請聯系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/201610714433.2/2.html,轉載請聲明來源鉆瓜專利網。
- 上一篇:一種軟件系統拆分方法及終端設備
- 下一篇:開機前檢測裝置及檢測后開機的方法





