[發明專利]靜電放電保護電路

有效

• 申請號: 201610561689.4
• 申請日: 2016-07-15
• 公開（公告）號: CN107622999B
• 公開（公告）日: 2020-06-02
• 發明（設計）人: 甘正浩;邵芳
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發明公開了一種靜電放電保護電路，所述靜電放電保護電路連接在一第一晶圓和一第二晶圓之間，所述第一晶圓包含有硅通孔，所述第二晶圓包含內部芯片電路，包括：阻變存儲器、防靜電元件以及開關控制單元。本發明通過開關控制單元、防靜電元件以及阻變存儲器組成的靜電放電保護電路能夠很好的實現靜電放電過程，保護集成電路；而且，在靜電放電完成后，通過開關控制單元控制阻變存儲器處于高阻態，能夠完全將靜電放電保護電路與集成電路斷開，徹底消除靜電放電保護電路的寄生效應，以提高靜電保護能力。

技術領域

本發明涉及集成電路靜電保護電路設計領域，尤其涉及一種靜電放電保護電路。

背景技術

隨著系統集成芯片的規模越來越大，三維集成電路(3DIC)已成為實現所必需的集成密度的可行替代電路。3DIC中廣泛采用硅通孔(Through Silicon Via，TSV)實現垂直互連。然而，在3DIC制造過程中，當各堆疊層中具有TSV的晶圓與另一晶圓的金屬導線相互連接時，往往要將具有TSV的晶圓進行機械減薄工藝，隨著機械摩擦等因素，在具有TSV的晶圓上就會產生相應的靜電荷，那么，當各堆疊層相結合時，累積于各堆疊層的靜電荷將同時流動而產生一瞬間大電流，形成高電流峰值且釋放時間短的放電行為。由于靜電的電壓很高，ESD(Electro-Static discharge，靜電放電)會給3DIC帶來破壞性的后果，造成集成電路的失效。因此，為了保護集成電路免遭ESD的損害，ESD保護電路應同時設計于集成電路中，以防止集成電路因受到ESD而損壞。

現有技術中，相應的ESD保護電路由一系列電阻、二極管和一PNP雙極結型晶體管組成。但是，該ESD保護電路在放電時會有延時，并且會產生寄生效應，包括寄生電容和/或寄生電感，減低了靜電保護的能力。

因此，針對上述技術問題，有必要提出一種改進的靜電放電保護電路。

發明內容

本發明要解決的問題是提供一種靜電放電保護電路，可以有效的提高靜電放電保護能力，消除靜電放電保護電路產生的寄生電容和/或寄生電感。

為解決上述技術問題，本發明提供的靜電放電保護電路，所述靜電放電保護電路連接在一第一晶圓和一第二晶圓之間，所述第一晶圓包含有硅通孔，所述第二晶圓包含內部芯片電路，包括：

第一單元，所述第一單元包括一第一阻變存儲器和一第一防靜電元件，所述第一阻變存儲器的第一端連接所述第一防靜電元件的第一端；

第二單元，所述第二單元包括一第二阻變存儲器和一第二防靜電元件，所述第二阻變存儲器的第一端連接所述第二防靜電元件的第一端，所述第二防靜電元件的第二端接地；

開關控制單元，所述開關控制單元的一端連接所述第一單元中第一防靜電元件的第二端；

所述第一單元中第一阻變存儲器的第二端和所述第二單元中第二阻變存儲器的第二端均與所述硅通孔和內部芯片電路相連。

進一步的，在所述第一晶圓靜電放電過程中，所述開關控制單元控制所述第一阻變存儲器和所述第二阻變存儲器均處于低阻態，當所述第一晶圓帶靜電正電荷時，所述靜電正電荷通過所述第二單元釋放；當所述第一晶圓帶靜電負電荷時，所述靜電負電荷通過所述第一單元釋放。

進一步的，在所述第一晶圓靜電放電完成后，所述開關控制單元控制所述第一阻變存儲器和所述第二阻變存儲器處于高阻態，所述靜電放電保護電路與所述第一晶圓和第二晶圓斷開連接。

可選的，所述第一防靜電元件為一二極管、柵極接地NMOS管、雙極結型晶體管和可控硅中的任意一種。

較佳的，所述第一防靜電元件為一第一二極管，所述第一二極管的負極連接所述第一阻變存儲器的第一端，所述第一二極管的正極與所述開關控制單元相連。

可選的，所述第二防靜電元件為一二極管、柵極接地NMOS管、雙極結型晶體管和可控硅中的任意一種。