[發明專利]一種多控制器間多存儲器共享并行數據讀寫系統及其寫入、讀取方法

有效

• 申請號: 201610528636.2
• 申請日: 2016-07-07
• 公開（公告）號: CN107589958B
• 公開（公告）日: 2020-08-21
• 發明（設計）人: 羅寧
• 申請（專利權）人: 瑞芯微電子股份有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 福州市景弘專利代理事務所(普通合伙) 35219
• 代理人: 林祥翔;呂元輝

本發明提供了一種多控制器間多存儲器共享并行數據讀寫系統及其寫入、讀取方法，當某一處理器簇單元的處理單元對另一處理器簇單元發起讀寫訪問時，經過內部處理器簇單元的第一仲裁單元、外部處理器簇單元的第二仲裁單元和第三仲裁單元共三級仲裁管理，僅選擇滿足預設條件的數據操作請求進行數據操作，因而對不同的存儲單元讀寫訪問可以同時進行，且可以保證互不沖突，從而大大提高了數據讀寫訪問效率，在集成電路領域具有廣闊的市場前景。

技術領域

本發明涉及集成電路領域，尤其涉及一種多控制器間多存儲器共享并行數據讀寫系統及其寫入、讀取方法。

背景技術

隨著科技的發展和社會的進步，集成電路設計得到了廣泛應用，越來越多的電子設備進入了人們的日常生活，不僅給人們的日常生活帶去了便利，同時也進一步促進了科技的創新與研發。在集成電路設計領域，數據讀寫是其中重要一項。

處理器往往具有超高的運算能力，可以在短時間內對數據進行快速計算處理。為了盡可能發揮處理器內部運算單元的運算能力，通常會配置與之耦合的RAM作為內部存儲器，提高數據訪存效率。然而，對于多個處理器的數據讀寫架構而言，某一處理器需要對其他處理器對應的RAM中的數據進行操作時，其往往通過AXI總線來進行。由于總線在單位時間內為避免數據傳輸出現沖突，只允許一筆數據從該總線上通過，這就導致處理器與處理器之間在進行交互訪問數據時，效率極其低下。同時，由于每一次讀寫訪問都需通過總線來傳輸，加重了系統帶寬消耗，也導致了功耗的增加。

此外，當處理器數量龐大時，如何對各個處理器發起的數據操作請求進行統一有效地管理，既保證提高處理器與處理器之間在進行交互訪問數據時的效率，同時又使得各個處理器之間的數據訪問不相沖突，解決數據讀寫系統硬件面積大、硬件成本高、功耗大等問題，是集成電路領域一個亟需解決的問題。

發明內容

為此，需要提供一種多控制器間多存儲器共享并行數據讀寫的技術方案，用以解決現有數據讀寫系統在進行處理器與處理器之間數據交互訪問時，硬件面積大、硬件成本高、功耗大等問題。

為實現上述目的，發明人提供了一種多控制器間多存儲器共享并行數據讀寫系統，所述系統包括多個處理器簇單元，所述處理器簇單元包括多個處理器單元、讀數據采集單元、仲裁單元和多個存儲單元；所述仲裁單元包括第一仲裁單元、第二仲裁單元和第三仲裁單元，所述地址分區單元包括第一地址分區單元和第二地址分區單元；每一存儲單元對應一第三仲裁單元，所述第三仲裁單元與存儲單元連接；每一處理器單元對應一第一地址分區單元，每一處理器簇單元對應一第二地址分區單元；所述第一地址分區單元與處理器單元連接，所述第二地址分區單元與第一仲裁單元連接；所述讀數據采集單元與存儲單元連接；

所述處理器單元用于發送數據操作請求至第一地址分區單元，所述數據操作請求包括寫數據操作請求或讀數據操作請求，所述寫數據操作請求包括執行寫數據操作的存儲單元地址以及待寫入的數據；所述讀數據操作請求包括執行讀數據操作的存儲單元地址；

當需要執行數據操作請求的數據為外部處理器簇單元的數據時，所述第一地址分區單元用于將數據操作請求發送至該第一地址分區單元所在的處理器簇單元對應的第一仲裁單元；該第一地址分區單元所在的處理器簇單元對應的第一仲裁單元用于對其所接收的所有數據操作請求進行第一仲裁管理，并將通過第一仲裁管理的數據操作請求發送至第二地址分區單元，所述第二地址分區單元用于將數據操作請求發送至數據操作請求中的存儲單元地址對應的存儲單元所在的處理器簇單元的第二仲裁單元；所述第一仲裁管理具體為：在每個時鐘周期內，僅選擇滿足第一預設條件的數據操作請求發送至第二地址分區單元；

所述數據操作請求中的存儲單元地址對應的存儲單元所在的處理器簇單元的第二仲裁單元用于對其所接收的所有數據操作請求進行第二仲裁管理，并將通過第二仲裁管理的數據操作請求發送至數據操作請求中存儲單元地址的存儲單元對應的第三仲裁單元；所述第二仲裁管理具體為：在每個時鐘周期內，僅選擇滿足第二預設條件的數據操作請求送至數據操作請求中存儲單元地址的存儲單元對應的第三仲裁單元；