[發明專利]集成電路及其制作方法

有效

• 申請號: 201610528411.7
• 申請日: 2016-07-06
• 公開（公告）號: CN107591402B
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 鄭兆陞
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L27/11521
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種集成電路的制作方法，包含有：

提供一基底，該基底上定義有存儲區(memory region)與核心區(core region)；

在該存儲區內形成至少多個半導體字符線(word line)、多個存儲單元(memory cell)以及一半導體柵極，該多個存儲單元設置于該多個半導體字符線之間，且該半導體柵極設置于該多個存儲單元之間，其中該多個半導體字符線包含有一第一高度；

在該核心區內形成至少一晶體管元件，該晶體管元件包含有一虛置柵極，該虛置柵極包含有一第二高度，且該第二高度大于該第一高度；

在該多個半導體字符線、該多個存儲單元、該半導體柵極以及該晶體管元件上形成一保護層；

移除部分該保護層以暴露出該晶體管元件的該虛置柵極，其中該多個半導體字符線與該半導體柵極仍然被該保護層覆蓋；

移除該虛置柵極，以于該晶體管元件內形成一柵極溝槽；以及

在該柵極溝槽內形成一金屬柵極。

2.如權利要求1所述的集成電路的制作方法，還包含：

在該存儲區內形成該多個存儲單元；

在該基底上形成一半導體層，用以填滿該多個存儲單元之間的空隙；

進行一平坦化制作工藝，以平坦化該半導體層，使該半導體層的一頂部表面與該多個存儲單元的頂部表面共平面；以及

進行一回蝕刻制作工藝，以回蝕刻該半導體層形成該多個半導體字符線，使該半導體層的一頂部表面低于該多個存儲單元的頂部表面。

3.如權利要求2所述的集成電路的制作方法，其中該半導體層在該回蝕刻制作工藝之前包含有一第一厚度，在該回蝕刻制作工藝之后包含有一第二厚度，且該第一厚度與該第二厚度之差介于170埃(angstrom，)與之間。

4.如權利要求2所述的集成電路的制作方法，其中在該回蝕刻制作工藝之后，該多個存儲單元包含有一第三高度，且該第三高度大于該第一高度。

5.如權利要求4所述的集成電路的制作方法，其中該第三高度等于該第二高度。

6.如權利要求1所述的集成電路的制作方法，其中各該存儲單元分別包含有至少一浮置柵極(floating gate)與一圖案化硬掩模。

7.如權利要求6所述的集成電路的制作方法，其中各該存儲單元還分別包含一控制柵極(control gate)，夾設于該浮置柵極與該圖案化硬掩模之間。

8.如權利要求1所述的集成電路的制作方法，其中于該柵極溝槽內形成該金屬柵極的步驟還包含：

在該柵極溝槽內依序形成至少一功函數金屬層(work function metal layer)與一填充金屬層；以及

移除多余的該功函數金屬層與該填充金屬層，以形成該金屬柵極。

9.如權利要求8所述的集成電路的制作方法，其中該柵極溝槽內還包含有高介電常數柵極介電層，且該功函數金屬層與該填充金屬層形成于該高介電常數柵極介電層之上。

10.如權利要求1所述的集成電路的制作方法，其中該金屬柵極包含有一第四高度，且該第四高度大于或等于該第一高度。

11.如權利要求1所述的集成電路的制作方法，其中該保護層至少包含一接觸洞蝕刻停止層(contact etch stop layer，CESL)。