[發明專利]封裝結構及其封裝方法

有效

• 申請號: 201610407331.6
• 申請日: 2016-06-12
• 公開（公告）號: CN107492533B
• 公開（公告）日: 2020-03-10
• 發明（設計）人: 王沖;張海芳;劉煊杰
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L23/485
• 分類號: H01L23/485;H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種封裝結構及其封裝方法，所述結構包括：提供載體半導體結構，包括載體襯底、位于載體襯底上的載體介質層，位于載體介質層內且頂部被所述載體介質層暴露出來的載體頂層導電層；提供頂部半導體結構，包括頂部襯底、位于頂部襯底上的第一介質層、位于第一介質層上的第零導電層，以及覆蓋第一介質層和第零導電層的第二介質層，其中，所述第零導電層與所述載體頂層導電層的位置相對應；導電插塞，貫穿頂部襯底、第一介質層和第二介質層，導電插塞位于第零導電層一側，且與第零導電層和載體頂層導電層相連接。本發明通過同一個導電插塞實現第零導電層和載體頂層導電層的電連接，封裝技術更簡單，且所述封裝結構具有較高的器件集成度。

技術領域

本發明涉及半導體領域，尤其涉及一種封裝結構及其封裝方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。相應的，對集成電路的封裝要求也日益提高，在多芯片組件(Multichip-Module，MCM)X、Y平面內的二維封裝的基礎上，沿Z方向堆疊的3D封裝技術得到了充分發展，且所述3D封裝技術具有更高密度。

三維集成電路(3D IC：Three-Dimensional Integrated Circuit)是利用先進的芯片堆疊技術制備而成，將具不同功能的芯片堆疊成具有三維結構的集成電路。相較于二維結構的集成電路，三維集成電路的堆疊技術不僅可使三維集成電路信號傳遞路徑縮短，還可以使三維集成電路的運行速度加快，從而滿足半導體器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根據三維集成電路中芯片間連接方法的不同，使堆疊的芯片能互連的技術分為金屬引線封裝(Wire Bonding)、倒裝芯片封裝(Wafer Bonding)以及穿透硅通孔封裝(Through Silicon Via，TSV)。其中，由于TSV封裝技術具有能夠使芯片在三維方向堆疊的密度增大、芯片之間的互連線縮短、外形尺寸減小，并且可以大大改善芯片速度和低功耗的性能，成為了三維集成電路中堆疊芯片實現互連的最常用的方法。

但是，現有封裝技術的工藝有待簡化。

發明內容

本發明解決的問題是提供一種封裝結構及其封裝方法，簡化現有封裝技術的工藝。

為解決上述問題，本發明提供一種封裝結構，包括：載體半導體結構，包括載體襯底、位于所述載體襯底上方的載體介質層，以及位于所述載體介質層內的載體互連結構，所述載體互連結構包括頂部被所述載體介質層暴露出來的載體頂層導電層；頂部半導體結構，倒置鍵合于所述載體半導體結構上，包括頂部襯底、位于所述頂部襯底上的第一介質層、位于所述第一介質層上方的第零導電層，以及覆蓋所述第一介質層和所述第零導電層的第二介質層，其中，所述第零導電層與所述載體頂層導電層的位置相對應；導電插塞，貫穿所述頂部襯底、第一介質層和第二介質層，所述導電插塞位于所述第零導電層一側，且所述導電插塞與所述第零導電層和所述載體頂層導電層相連接。

本發明還提供一種封裝方法，包括：提供載體半導體結構，所述載體半導體結構包括載體襯底、位于所述載體襯底上方的載體介質層，以及位于所述載體介質層內的載體互連結構，所述載體互連結構包括頂部被所述載體介質層暴露出來的載體頂層導電層；提供頂部半導體結構，包括頂部襯底，所述頂部襯底包括正面以及與所述正面相對的背面，所述半導體結構還包括位于所述頂部襯底正面上的第一介質層、位于所述第一介質層上方的第零導電層，以及覆蓋所述第一介質層和所述第零導電層的第二介質層；將所述頂部半導體結構倒置于所述載體半導體結構上，對所述頂部半導體結構和載體半導體結構進行鍵合工藝，其中，所述第零導電層與所述載體頂層導電層的位置相對應；沿所述頂部襯底的背面向正面依次刻蝕所述頂部襯底、第一介質層和第二介質層，在所述第零導電層一側形成導電通孔，所述導電通孔露出所述第零導電層和載體頂層導電層；形成填充滿所述導電通孔的導電插塞。

與現有技術相比，本發明的技術方案具有以下優點：