[發明專利]一種掩膜結構及掩膜結構的制作方法

在審

• 申請號: 201610394660.1
• 申請日: 2016-06-06
• 公開（公告）號: CN107464745A
• 公開（公告）日: 2017-12-12
• 發明（設計）人: 賀冠中
• 申請（專利權）人: 北大方正集團有限公司;深圳方正微電子有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/02
• 代理公司: 北京路浩知識產權代理有限公司11002
• 代理人: 李相雨

技術領域

本發明涉及顯示器件制造技術領域，尤其涉及一種掩膜結構及掩膜結構的制作方法。

背景技術

近年來，隨著半導體器件的廣泛應用，各種溝槽型半導體器件的使用越來越普遍，硬掩膜工藝是在半導體上加工溝槽的一個關鍵步驟。

利用硬掩膜工藝在半導體上加工溝槽的步驟主要包括：先在襯底101上的掩膜結構102上干法刻蝕出貫穿所述掩膜結構的等寬的溝槽，再通過所述掩膜結構的溝槽在襯底101上干法刻蝕出襯底溝槽103，最終形成如圖1所示的結構。由于干法刻蝕本身的特性，在刻蝕到襯底溝槽底部時，襯底溝槽上部向兩側擴展，最終形成上寬下窄的倒梯形襯底溝槽，可見，通過該方法形成的襯底溝槽與預設的上下同寬的襯底溝槽有較大的偏大，進而導致半導體器件的漏電增大，良率降低。

為此，需要提供一種掩膜結構及掩膜結構的制作方法，以刻蝕出上下同寬的襯底溝槽。

發明內容

本發明提供一種掩膜結構及掩膜結構的制作方法，利用該掩膜結構可刻蝕出上下同寬的襯底溝槽，從而降低半導體器件的漏電，提高半導體器件的良率。

第一方面，本發明提供一種掩膜結構，應用于襯底上，包括：位于所述襯底上的氧化層和位于所述氧化層上的絕緣層，在所述氧化層上設有氧化層溝槽，在所述絕緣層上設有與所述氧化層溝槽貫穿的絕緣層溝槽，所述氧化層溝槽的寬度大于所述絕緣層溝槽的寬度。

優選的，所述絕緣層溝槽的兩側和所述氧化層溝槽的兩側以同一條軸線對稱設置。

優選的，所述氧化層溝槽寬度與所述絕緣層溝槽寬度之差為所述氧化層溝槽寬度的2％-50％。

優選的，所述氧化層的材料為二氧化硅，所述絕緣層的材料為氮化硅，所述襯底的材料為硅。

第二方面，本發明還涉及一種所述的掩膜結構的制作方法，包括：

在所述襯底上依次形成所述氧化層和所述絕緣層；

在所述氧化層和所述絕緣層上刻蝕出貫穿且等寬的溝槽，所述溝槽包括所述氧化層上的氧化層溝槽和所述絕緣層上的絕緣層溝槽；

繼續刻蝕所述氧化層，以形成溝槽寬度大于所述絕緣層溝槽寬度的氧化層溝槽。

優選的，在所述氧化層和所述絕緣層上刻蝕出貫穿且等寬的溝槽，包括：

通過干法刻蝕在所述氧化層和所述絕緣層上刻蝕出貫穿且等寬的溝槽。

優選的，繼續刻蝕所述氧化層，包括：

通過濕法刻蝕繼續刻蝕所述氧化層。

由上述技術方案可知，利用本發明的掩膜結構對襯底進行刻蝕時，由于所述絕緣層溝槽的寬度小于預設襯底溝槽的寬度，因此襯底的刻蝕面較窄，在刻蝕到襯底溝槽底部時，襯底溝槽上部向兩側擴展，最終可形成上下同寬，且寬度等于所述氧化層溝槽的寬度的襯底溝槽，從而降低半導體器件的漏電，提高半導體器件的良率，采用先刻蝕貫穿溝槽，再繼續刻蝕所述氧化層的方法，便于精確控制所述氧化層溝槽的縮進量，以形成上窄下寬的兩個溝槽。

附圖說明

圖1為現有技術中干法刻蝕形成的具有掩膜結構的襯底的結構示意圖；

圖2為掩膜結構的制作方法的流程圖；

圖3為本發明一實施例提供的刻蝕前的具有掩膜結構的襯底的結構示意圖；

圖4為在圖3的絕緣層上涂敷光刻膠，并在光刻膠上刻蝕出溝槽的結構示意圖；

圖5為在圖4的掩膜結構上刻蝕出貫穿且等寬的溝槽的結構示意圖；

圖6為繼續刻蝕圖5所示的氧化層后的結構示意圖；

圖7為在圖6所示的襯底上刻蝕出襯底溝槽的結構示意圖。

附圖標記說明

圖1中：襯底101 掩膜結構102 襯底溝槽103

圖3-圖7中：襯底201 氧化層202 絕緣層203 氧化層溝槽204絕緣層溝槽205 襯底溝槽206 光刻膠207。

具體實施方式

下面結合附圖和實施例，對本發明的具體實施方式作進一步詳細描述。以下實施例用于說明本發明，但不用來限制本發明的范圍。

如圖6所示，本發明實施例的一種掩膜結構，應用于襯底201上，包括：位于所述襯底201上的氧化層202和位于所述氧化層202上的絕緣層203，在所述氧化層202上設有氧化層溝槽204，在所述絕緣層203上設有與所述氧化層溝槽204貫穿的絕緣層溝槽205，所述氧化層溝槽204的寬度大于所述絕緣層溝槽205的寬度。