[發明專利]一種用于靜態隨機存取存儲器的自定時電路及靜態隨機存取存儲器

在審

• 申請號: 201610392068.8
• 申請日: 2016-06-03
• 公開（公告）號: CN107464583A
• 公開（公告）日: 2017-12-12
• 發明（設計）人: 史增博;方偉;陳雙文
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: G11C11/417
• 分類號: G11C11/417;H01L27/108
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及存儲器領域，更具體地涉及一種用于靜態隨機存取存儲器的自定時電路及靜態隨機存取存儲器。

背景技術

隨著半導體業的飛速發展，對存儲器的需求突飛猛漲。而靜態隨機存取存儲器(SRAM)以其無需刷新、使用方便以及速度較快等優勢占據關鍵地位。在多庫(multi-bank)SRAM電路設計中，多采用傳統復制位線技術，采用劃分字線和位線(divide WL/BL)的方法。這樣的設計中，需要設計復制字線和位線的電路，且需要占用額外的行和列，存儲器陣列尺寸變化不大。

上述問題的一種解決方法是引入存儲單元(Bitcell)器件，模擬Bitcell工作模式，其結構如圖1所示，圖2為該結構的具體實現電路。這種結構在傳統SRAM結構的基礎上省掉了復制字線WL和位線BL的電路，無需占用額外的行和列，能夠模擬Bitcell工藝變化，在保證穩定性和成品率的同時，節省了面積。

但該結構仍存在問題，由于該結構不能反映陣列大小的變化，當陣列尺寸變化很大時，會造成穩定性下降、成品率降低的問題。因此，有必要提出一種用于靜態隨機存取存儲器的自定時電路及靜態隨機存取存儲器。

發明內容

考慮到上述問題而提出了本發明。本發明提供了一種用于靜態隨機存取存儲器的自定時(Self-timing)電路，本發明中的自定時電路通過加入電容，用來反映字線BL上的電容CBL隨著陣列大小變化而變化的情況，使各種大小的SRAM都能夠達到很好的穩定性和成品率。

根據本發明一方面，提供了一種用于靜態隨機存取存儲器的自定時電路，其特征在于，包括：第一PMOS晶體管、第一NMOS晶體管和第二NMOS晶體管，其中所述第一PMOS晶體管的源極連接高電平，所述第一PMOS晶體管的漏極與所述第一NMOS晶體管的漏極相連，所述第一NMOS晶體管的源極與所述第二NMOS晶體管的漏極相連，所述第二NMOS晶體管的源極連接低電平，所述三個晶體管的柵極分別連接不同的信號輸入端，所述第一PMOS晶體管的漏極與所述第一NMOS晶體管的漏極的連接節點連接信號輸出端，所述信號輸出端連接至一電容。

示例地，所述電容為MOS電容，所述MOS電容的柵極連接所述信號輸出端，所述MOS電容的源極、漏極和襯底相連接并且接地。

在一個實施例中，還包括連接在所述連接節點和所述信號輸出端之間的反相器。

在另一個實施例中，所述第一PMOS晶體管、所述第一NMOS晶體管和所述第二NMOS晶體管的柵極分別連接預充電信號輸入端、時鐘信號輸入端和鉗高信號輸入端。

示例地，所述第一NMOS晶體管為傳輸管，用于模擬靜態隨機存取存儲器中存儲單元(Bitcell)的傳輸管，所述第二NMOS晶體管為下拉管，用于模擬靜態隨機存取存儲器中存儲單元的下拉管，所述第一NMOS晶體管和所述第二NMOS晶體管共同作用以模擬存儲單元的工作模式。

根據本發明另一方面，提供了一種靜態隨機存取存儲器，包括：

存儲單元陣列，包括彼此交叉設置的多個字線和多個位線、以及位于所述字線和位線的交叉位置上的存儲單元；

譯碼器和時序控制單元，配置為控制數據的讀寫以及譯碼過程并生成時序控制信號；

靈敏放大器，配置為放大輸入信號；以及

自定時電路，配置為生成在所述存儲單元讀出時確定內部電路的動作定時的自定時信號，其包括：第一PMOS晶體管、第一NMOS晶體管和第二NMOS晶體管，其中所述第一PMOS晶體管的源極連接高電平，所述第一PMOS晶體管的漏極與所述第一NMOS晶體管的漏極相連，所述第一NMOS晶體管的源極與所述第二NMOS晶體管的漏極相連，所述第二NMOS晶體管的源極連接低電平，所述三個晶體管的柵極分別連接不同的信號輸入端，所述第一PMOS晶體管的漏極與所述第一NMOS晶體管的漏極的連接節點連接信號輸出端，所述信號輸出端連接至一電容。

示例地，所述電容為MOS電容，所述MOS電容的柵極連接所述信號輸出端，所述MOS電容的源極、漏極和襯底相連接并且接地。

在一個實施例中，所述第一PMOS晶體管、所述第一NMOS晶體管和所述第二NMOS晶體管的柵極分別連接預充電信號輸入端、時鐘信號輸入端和鉗高單元信號輸入端。