[發明專利]氮化硅薄膜去除方法及半導體器件的制作方法

在審

• 申請號: 201610340628.5
• 申請日: 2016-05-19
• 公開（公告）號: CN107403725A
• 公開（公告）日: 2017-11-28
• 發明（設計）人: 紀世良;張海洋
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 高偉,張建

技術領域

本發明涉及半導體技術領域，具體而言涉及一種氮化硅薄膜去除方法及半導體器件的制作方法。

背景技術

在半導體器件的制作過程中常常會采用外延工藝形成源漏極來提高應力作用，以提高載流子遷移率，從而提高半導體器件的性能。例如通常在PMOS器件中形成選擇性外延硅鍺(SiGe)來在PMOS溝道上形成高的壓應變，以提高空穴的遷移率。而隨著半導體器件尺寸的進一步縮小，在NMOS器件中采用形成外延磷化硅(SiP)來提高器件性能。在進行SiP外延工藝時，需要使用遮蔽層來遮蔽不需要進行外延生長的區域，例如使用氮化硅，然后當SiP外延工藝完成之后再去除氮化硅遮蔽層。這是一個難度很大的工藝，因為有許多要求，比如SiGe和SiP的零損失和零損傷。

然而，由于SiP刻蝕速率比Si快很多，在去除氮化硅的過程中，很容易造成SiGe損傷和SiP的損失。因此，需要提出一種半導體器件的制作方法，以解決上述問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了克服目前存在的問題，本發明一方面提供一種氮化硅薄膜的去除方法，其中，在使用刻蝕工藝去除氮化硅薄膜時，使用可以實現氮化硅對多晶硅和/或磷化硅高選擇性的刻蝕氣體，其中所述氮化硅 對多晶硅和/或磷化硅的選擇性高于50。

優選地，所述刻蝕氣體為C₅H₇F和氧氣的混合氣體。

優選地，所述C₅H₇F的流速為2～50sccm。

優選地，所述C₅H₇F的流速為8sccm。

優選地，所述氧氣的流速為0或大于30sccm。

優選地，其特征在于，在去除所述氮化硅薄膜時使用遠程等離子體刻蝕工藝。

本發明提出的氮化硅薄膜的去除方法，可以實現氮化硅對多晶硅和/或磷化硅的高選擇性，并且可以減少對已形成器件層造成的損傷和損失。

本發明另一方面提供一種采用半導體器件的制作方法，其包括下述步驟：提供半導體襯底，在所述半導體襯底上形成圖形化的氮化硅薄膜；以所述圖形化的氮化硅薄膜作為遮蔽層來進行后續工藝；使用上述的氮化硅薄膜去除方法去除所述圖形化的氮化硅薄膜。

示例性地，所述后續工藝為蝕刻工藝、離子注入工藝或選擇性外延生長工藝。

示例性地，所述后續工藝為選擇性外延磷化硅工藝。

示例性地，所述半導體襯底包括NMOS器件區域和PMOS器件區域，在所述NMOS器件區域和PMOS器件區域的半導體襯底上均形成有含硅鰭片，在所述NMOS器件區域和PMOS器件區域的所述含硅鰭片上形成有柵極，在所述NMOS器件區域的所述柵極兩側形成所述選擇性外延磷化硅作為所述NMOS器件的源漏極，在所述PMOS器件區域的所述柵極兩側形成所述選擇性外延硅鍺作為所述PMOS器件的源漏極。

本發明提出的半導體器件的制作方法，利用上述氮化硅薄膜去除方法，因而可以實現氮化硅對多晶硅和/或磷化硅的高選擇性，因而不會對已經形成的諸如多晶硅、磷化硅等器件層造成損失和損傷。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。

附圖中：

圖1示出了SSY525和CH₃F實現的氮化硅對多晶硅的選擇性圖示；

圖2示出一種遠程等離子體刻蝕工藝的原理示意圖；

圖3示出了根據本發明的半導體器件一實施方式的半導體器件制作方法的步驟流程圖；

圖4A～圖4B示出了根據本發明一實施方式的半導體器件的制作方法依次實施各步驟所獲得半導體器件的剖面示意圖。

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。