[發明專利]細胞陣列計算系統及其測試方法

有效

• 申請號: 201610284034.7
• 申請日: 2016-04-29
• 公開（公告）號: CN107341129B
• 公開（公告）日: 2021-06-29
• 發明（設計）人: 戴瑾
• 申請（專利權）人: 上海磁宇信息科技有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F11/22
• 代理公司: 上海容慧專利代理事務所(普通合伙) 31287
• 代理人: 于曉菁

一種細胞陣列計算系統及其測試方法，所述細胞陣列計算系統包括：主控CPU、細胞陣列和細胞陣列總線；所述細胞陣列是由一個以上兼具計算和存儲功能的細胞組成的二維或三維陣列，其中每一個細胞包括微處理器和非易失隨機存儲器；每一個細胞儲存各自在細胞陣列中的位置作為ID以供細胞中的軟件或硬件讀?。恢骺谻PU通過細胞陣列總線與細胞陣列中的每一個細胞進行通信；細胞陣列預留一個以上冗余細胞，用于在細胞陣列中的任一其他細胞被確定為已損壞細胞時作為該已損壞細胞相應的替換細胞；所述細胞陣列以及所述細胞陣列總線集成在一個芯片上。本發明能克服現有計算機架構因CPU與內存、存儲之間存在的通信瓶頸，提升計算系統的整體性能，并提高產品良率。

技術領域

本發明涉及計算機及計算機應用技術領域，特別涉及一種細胞陣列計算系統及其測試方法。

背景技術

通常來說，一臺計算機主要包括三個核心部分：中央處理器(CPU，CentralProcessing Unit)、內存和存儲。

經過一些世界頂級公司的不懈努力，CPU已經演變成極度復雜的半導體芯片。頂級的CPU內核內部的MOS管數目可以超過一億個。目前的產業趨勢是受制于功耗，CPU的運行頻率已經很難再提高。已經極度復雜的現代CPU，運行效率同樣很難再提高。新的CPU產品，越來越多地朝多核方向演進。

在內存方面，目前居于統治地位的是動態隨機存取存儲器(DRAM，Dynamic RandomAccess Memory)技術。DRAM可以快速隨機讀寫，但卻不能在斷電的情況下保持內容。實際上，即使在通電的情況下，它也會由于內部用于儲存信息的電容器的漏電而丟失信息，必須周期性地自刷新。

在存儲方面，NAND閃存技術正在逐步取代傳統硬盤。閃存所依賴的浮置柵極(floating gate)技術，雖然能夠在斷電的情況下保持內容，但寫入(將‘1’改寫為‘0’)的速度很慢，擦除(將‘0’改寫為‘1’)的速度更慢，無法像DRAM那樣用于對計算的直接支持。它被制作成塊設備(block device)，必須整塊一起擦除，一個塊(block)包含很多頁(page)，擦除后每頁可以進行寫入操作。NAND的另外一個問題是具有有限的壽命。

DRAM和NAND閃存，以及CPU的邏輯電路，雖然都是基于CMOS半導體工藝生產的，但這三者的工藝彼此并不兼容。于是，計算機的三個核心部分無法在一個芯片上共存，這深刻地影響了現代計算機的架構。

現有技術中的計算機架構如圖1所示，圖1中示出多個CPU內核，分別為CPU1、CPU2、CPU3、……、CPUn，每個CPU內核一般具有相應的一級緩存(L1Cache)，根據需要還可以進一步為每個CPU內核配備相應的二級緩存(L2Cache)、三級緩存(L3Cache)。DRAM與各個CPU內核之間通過雙倍速率(DDR，Double Data Rate)接口進行通信，硬盤(HD，Hard Disk)或固態硬盤(SSD，Solid State Drives)與各個CPU內核之間則通過外圍設備接口進行通信。

一方面，CPU在向多核的方向發展，另一方面內存和存儲都在另外的芯片里。多核CPU吞吐信息量成比例增加，與內存、存儲的通信就越來越成為系統性能的瓶頸。為了緩解通信瓶頸，CPU不得不采用越來越大的多級緩存。緩存是把內存中的內容復制，通常是用成本比DRAM高得多但速度更快的靜態隨機存取存儲器(SRAM，Static Random AccessMemory)設計的。這樣的架構，費效比非常的差。半導體芯片的成本由其硅片的面積決定，而傳統計算機架構帶來的性能提升與其硅片面積的增加遠遠不成比例。

CPU依托于一代又一代演進的半導體工藝，變得越來越復雜。這產生了一個問題，隨著半導體芯片原來越復雜，先進工藝上一個芯片可以有超過10億個MOS管元器件。10億個元器件，如果有一個在芯片制造過程中損壞，一般來說，整個芯片就會成為廢品。而要把元器件的損壞率控制在遠不到10億分之一，對半導體工藝的挑戰非常大，而良品率低，將會大大提高芯片的成本。

發明內容