[發明專利]一種用于MUSIC算法中計算協方差矩陣的硬件電路

有效

• 申請號: 201610186685.2
• 申請日: 2016-03-25
• 公開（公告）號: CN105893333B
• 公開（公告）日: 2018-07-03
• 發明（設計）人: 宋宇鯤;張斌;張多利;杜高明
• 申請（專利權）人: 合肥工業大學
• 主分類號: G06F17/16
• 分類號: G06F17/16
• 代理公司: 安徽省合肥新安專利代理有限責任公司 34101
• 代理人: 陸麗莉;何梅生

1.一種用于MUSIC算法中協方差矩陣的運算電路，其特征包括：控制器模塊、個乘累加器模塊、交叉開關模塊、M個源數據存儲器、加法器、第一目的存儲器和第二目的存儲器；M為大于等于2的偶數；

所述控制器模塊將外部的陣列輸出矩陣A中的M行實部數據依次存入所述M個源數據存儲器中；

所述控制器模塊控制所述交叉開關模塊讀取所述M個源數據存儲器中的實部數據并分別輸出至所述個乘累加器模塊中進行運算，獲得實部運算結果并存入第一目的存儲器中；其中R_k是由第k個乘累加器模塊獲得的，且R_k＝[r_kk,r_k(k+1),…,r_kM,r_{(M-k+1)(M-k+1)},r_{(M-k+1)(M-k+2)},…,r_(M-k+1)M]；

所述控制器模塊將外部的陣列輸出矩陣A中的M行虛部數據依次存入所述M個源數據存儲器中；

所述控制器模塊控制所述交叉開關模塊讀取所述M個源數據存儲器中的虛部數據并分別輸出至所述個乘累加器模塊中進行運算，獲得虛部運算結果并存入第一目的存儲器中；其中I_k是由第k個乘累加器模塊獲得的，且I_k＝[i_kk,i_k(k+1),…,i_kM,i_{(M-k+1)(M-k+1)},i_{(M-k+1)(M-k+2)},…,i_(M-k+1)M]；

所述加法器從所述第一目的存儲中讀取實部運算結果R和虛部運算結果I并進行運算后獲得協方差矩陣的上三角元素并存入所述第二目的存儲器；所述協方差矩陣的下三角元素通過對稱性獲得并存入所述第二目的存儲器；從而實現所述協方差矩陣的運算。

2.根據權利要求1所述的運算電路，其特征是：

所述控制器模塊包括個控制器單元；每個控制器單元包含：2個寄存器即第一寄存器和第二寄存器、2個選擇器即第一選擇器和第二選擇器、第一加法器；

任意個乘累加器模塊包含：1個模為N的計數器、1個比較器、1個加法器、1個乘法器、1個2選1的選擇器；

所述交叉開關模塊包括組選擇單元；每組選擇單元包含：一個2選1的選擇器和一個多路選擇器；

假設d_mn表示R_k或者I_k中的任意一個元素，則按如下方式獲得d_mn：

所述第k個控制器單元中的第一選擇器讀取常數“k”、“M+1-k”和第一寄存器中的數值并進行選擇后輸出至第一寄存器中；

所述第k個控制器單元中的第二選擇器讀取常數“k”、“M+1-k”和第一加法器的輸出值并進行選擇后輸出至第二寄存器中；所述第二寄存器將結果輸出至第一加法器的一個輸入端，所述第一加法器的另一個輸入端讀取常數“1”；

所述第k個控制器單元中的第一寄存器控制第k組選擇單元中的2選1的選擇器讀取第k個源數據存儲器和第M+1-k個源數據存儲器中的數據，并輸出第m個源數據存儲器中的數據給第k個乘累加器模塊中的乘法器的一個輸入端；

所述第k個控制器單元中的第二寄存器控制第k組選擇單元中的多路選擇器讀取M個源數據存儲器中的數據，并輸出第n個源數據存儲器中的數據給第k個乘累加器模塊中的乘法器的另一個輸入端；

經過所述第k個乘累加器模塊中的乘法器運算的結果輸出至第k個乘累加器模塊中的加法器的一個輸入端；

所述第k個乘累加器模塊中的比較器讀取計數器的數值和采樣快拍數N并進行比較，獲得的比較結果輸出至所述第k個乘累加器模塊中的2選1的選擇器；

所述第k個乘累加器模塊中的2選1的選擇器讀取常數“0”和所述第k個乘累加器模塊中加法器的輸出，并根據比較器的比較結果輸出至所述第k個乘累加器模塊中加法器的另一個輸入端；經過所述第k個乘累加器模塊中加法器運算的結果d_mn輸出至所述第一目的存儲器。