[發(fā)明專利]一種占空比矯正電路及增大輸入時鐘范圍的方法有效
| 申請?zhí)枺?/td> | 201610107465.6 | 申請日： | 2016-02-26 |
| 公開（公告）號： | CN105610413B | 公開（公告）日： | 2018-07-27 |
| 發(fā)明（設(shè)計）人： | 郭曉鋒 | 申請（專利權(quán)）人： | 西安紫光國芯半導(dǎo)體有限公司 |
| 主分類號： | H03K3/017 | 分類號： | H03K3/017 |
| 代理公司： | 西安通大專利代理有限責(zé)任公司 61200 | 代理人： | 陸萬壽 |
| 地址： | 710075 陜西省西安*** | 國省代碼： | 陜西;61 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 矯正 電路 增大 輸入 時鐘 范圍 方法 | ||
本發(fā)明公開一種占空比矯正電路及增大輸入時鐘范圍的方法，所述占空比矯正電路中分頻器的輸入端連接輸入時鐘000，分頻器的第一差分時鐘輸出端連接倍頻器和第一DCC延遲鏈的時鐘輸入端；分頻器的第二差分時鐘輸出端連接倍頻器、第三DCC延遲鏈的時鐘輸入端和鑒相器的第一輸入端；第一DCC延遲鏈的輸出端連接第二DCC延遲鏈的時鐘輸入端和倍頻器；第二DCC延遲鏈的輸出端連接鑒相器的第二輸入端，鑒相器的輸出端通過控制器連接第一DCC延遲鏈、第二DCC延遲鏈和第三DCC延遲鏈的控制端；第三DCC延遲鏈的輸出端連接倍頻器。本發(fā)明使時鐘用輸入時鐘一半的頻率通過DCC電路，可以很好的增大DCC電路的輸入時鐘范圍，并有效的降低電路功耗。
技術(shù)領(lǐng)域
本發(fā)明涉及占空比矯正電路技術(shù)領(lǐng)域，特別涉及一種占空比矯正電路及增大輸入時鐘范圍的方法。
背景技術(shù)
DCC(占空比矯正電路)廣泛應(yīng)用于雙數(shù)據(jù)速率的SDRAM(同步動態(tài)隨機存儲器)和DLL(延遲鎖相環(huán))等許多大規(guī)模集成高頻電路中，將時鐘的占空比調(diào)整為50％，有利于時鐘在長路徑中安全傳輸，并使時鐘的上升沿和下降沿均可用于采樣數(shù)據(jù)，從而提高數(shù)據(jù)的傳輸速率。
傳統(tǒng)的DCC電路
請參閱圖1及圖2所示，傳統(tǒng)的DCC由兩個相同的延遲鏈(DCC延遲鏈1和DCC延遲鏈2)、鑒相器、控制器和時鐘合成器組成。
工作原理：輸入時鐘信號000通過兩個相同的延遲鏈得到第二延遲信號360。將輸入時鐘000和第二延遲信號360輸入到鑒相器，受鑒相器輸出和控制器的控制，DCC延遲鏈1和DCC延遲鏈2會自動調(diào)整延遲時間(tline)，最終穩(wěn)定到第二延遲信號360上升沿和輸入時鐘信號000的下個周期上升沿對齊。達到穩(wěn)態(tài)之后，由于輸入時鐘信號000的上升沿和第二延遲信號360的上升沿相差一個周期(tclk)，故可知DCC延遲鏈1的輸出時鐘(第一延遲信號180)的上升沿必然和輸入時鐘信號000的上升沿相差半個周期。這樣，輸入時鐘信號000和第一延遲信號180經(jīng)過時鐘合成器后，便可得到一個占空比50％的輸出時鐘信號。
傳統(tǒng)DCC電路缺點：輸入時鐘在DCC延遲鏈中傳輸，由于受工藝溫度等客觀影響，時鐘會出現(xiàn)失真或衰減，為了保證時鐘的順利傳輸，勢必需要對輸入時鐘的范圍有所限制。這種限制在DCC輸入時鐘路徑較長時表現(xiàn)的更為明顯，也會隨著時鐘頻率的增大越來越嚴(yán)重。
請參閱圖3所示，SDRAM系統(tǒng)中，輸入時鐘需要經(jīng)過時鐘輸入電路進行整形接收，再經(jīng)過DLL電路完成同步之后才會輸入DCC電路，由于DCC電路的輸入時鐘路徑較長，若對輸入時鐘不加以嚴(yán)格限制，則時鐘在DCC電路中傳輸時會很容易出現(xiàn)丟失現(xiàn)象。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種占空比矯正電路及增大輸入時鐘范圍的方法，使時鐘用輸入時鐘一半的頻率通過DCC電路，可以很好的增大DCC電路的輸入時鐘范圍，并有效的降低電路功耗。
為了實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：
一種占空比矯正電路，包括分頻器、第一DCC延遲鏈、第二DCC延遲鏈、第三DCC延遲鏈、鑒相器、控制器和倍頻器；分頻器的輸入端連接輸入時鐘000，分頻器的第一差分時鐘輸出端連接倍頻器和第一DCC延遲鏈的時鐘輸入端；分頻器的第二差分時鐘輸出端連接倍頻器、第三DCC延遲鏈的時鐘輸入端和鑒相器的第一輸入端；第一DCC延遲鏈的輸出端連接第二DCC延遲鏈的時鐘輸入端和倍頻器；第二DCC延遲鏈的輸出端連接鑒相器的第二輸入端，鑒相器的輸出端通過控制器連接第一DCC延遲鏈、第二DCC延遲鏈和第三DCC延遲鏈的控制端；第三DCC延遲鏈的輸出端連接倍頻器。
進一步的，所述分頻器用于將單個輸入時鐘信號000轉(zhuǎn)化為兩個差分輸出時鐘信號：第一分頻信號和第二分頻信號；第一分頻信號和第二分頻信號的頻率是輸入時鐘信號頻率的一半；第一分頻信號和第二分頻信號的上升沿相差一個輸入時鐘周期；第一分頻信號和第二分頻信號的高低電平脈寬均為一個輸入時鐘周期。
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