[發明專利]用于DDR3 SDRAM控制器的功能驗證方法及平臺

有效

• 申請號: 201610098849.6
• 申請日: 2016-02-22
• 公開（公告）號: CN105654993B
• 公開（公告）日: 2018-11-06
• 發明（設計）人: 蔣德
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 深圳鼎合誠知識產權代理有限公司 44281
• 代理人: 江婷;李發兵

本發明提供了一種用于DDR3SDRAM控制器的功能驗證方法及平臺,該功能驗證方法包括：測試用例檢測用戶讀寫操作、特定用戶接口時序或信號的正確性；采用層次化及面向對象技術設計的端口監控模塊，檢測DDR3SDRAM端口信號的正確性。通過本發明的實施，端口監控模塊的設計采用層次化和面向對象的設計方法，在時間上和空間上有效組織了DDR3SDRAM接口上的各種時序約束，不容易遺漏，方便維護和升級。

技術領域

本發明涉及DDR3 SDRAM控制器驗證領域，尤其涉及一種用于DDR3 SDRAM控制器的功能驗證方法及平臺。

背景技術

DDR3 SDRAM是為了適應計算機技術的發展而提出的第3代高性能DDR SDRAM(double data rate synchronous dynamic random access memory，雙倍數據速率同步動態隨機存取存儲器)，與上一代的DDR2 SDRAM相比，其更大的數據速率，更大的數據容量以及更低的電源電壓的優點使其更能適應對新一代存儲技術的要求。此外，DDR3 SDRAM還采取了ODT(on-line debugging technique，在線調試技術)等新技術來進一步確保數據在高速傳輸過程中的信號完整性。

DDR3 SDRAM協議規定，數據的傳輸是通過在正常工作模式下對DDR3 SDRAM發出讀寫命令以及相應的數據來完成的。此外，為了保證DDR3 SDRAM能正常工作，協議還規定了除了正常讀寫模式以外的其他工作模式，如時鐘校準用的Write Leveling(寫入均衡)模式，調節溫度對時序影響的ZQ校準模式(ZQ校準為了提高信號完整性,并增強輸出信號強度)等；為了滿足系統對低功耗的要求，還可以通過命令讓DDR3 SDRAM進入低功耗的掉電(Power Down)模式或自刷新(Self-Refresh)模式；為了滿足不同頻率讀寫的需求，還可以通過命令對DDR3 SDRAM內部的寄存器中的讀寫時序參數進行修改等。

由于DDR3 SDRAM自身的構造限制，在正常讀寫模式下，命令之間需要有一 定的延時要求，其中的讀寫命令與相應的數據之間也有延時要求。這些延時要求客觀上限制了DDR3 SDRAM的讀寫性能的發揮。因此在設計DDR3 SDRAM controller(DDR3 SDRAM控制器)時，如何盡可能地充分利用接口帶寬，減少延時限制給讀寫效率帶來的影響是一個重點，而設計和優化DDR3 SDRAM controller的時序的過程中難免會運用到復雜的命令和數據調度策略來提升帶寬利用率，所以，如何設計DDR3 SDRAM controller的功能驗證平臺來驗證這些策略實現時的正確性和有效性是關鍵。

發明內容

本發明提供了一種用于DDR3 SDRAM控制器的功能驗證方法及平臺。

本發明提供了一種用于DDR3 SDRAM控制器的功能驗證方法，其包括：

測試用例檢測用戶讀寫操作、特定用戶接口時序或信號的正確性；

采用層次化及面向對象技術設計的端口監控模塊，檢測DDR3 SDRAM端口信號的正確性。

進一步的，端口監控模塊檢測DDR3 SDRAM端口時序的正確性包括：將DDR3 SDRAM端口的信號以命令為單位封裝為命令業務，根據狀態表對命令業務進行監控分析，根據分析結果確定DDR3 SDRAM端口信號的正確性。

進一步的，端口監控模塊檢測DDR3 SDRAM端口時序的正確性還包括：設置命令業務的主體內容、邏輯結構、成員變量及成員方法。

進一步的，邏輯結構為依次包括命令、非MRS命令、陣列命令、讀寫操作、讀指令類和寫指令類的樹狀邏輯結構。

進一步的，端口監控模塊檢測DDR3 SDRAM端口時序的正確性還包括：根據 DDR3SDRAM的工作狀態，更新狀態表；工作狀態正處在讀寫狀態和不同狀態之間切換時的過渡狀態。