[發明專利]帶隙基準電路有效
| 申請號： | 201610044755.0 | 申請日： | 2016-01-22 |
| 公開（公告）號： | CN106997221B | 公開（公告）日： | 2018-10-16 |
| 發明（設計）人： | 楊海峰;唐華;劉飛;荀本鵬;徐麗 | 申請（專利權）人： | 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司 |
| 主分類號： | G05F1/567 | 分類號： | G05F1/567 |
| 代理公司： | 上海思微知識產權代理事務所(普通合伙) 31237 | 代理人： | 屈蘅;李時云 |
| 地址： | 201203 *** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 基準 電路 | ||
1.一種帶隙基準電路，其特征在于，包括產生單元、啟動單元和輸出單元；
所述產生單元包括一運算放大器，所述運算放大器包括第一輸入端、第二輸入端和輸出端；
所述啟動單元包括一反相器、第一反饋支路以及第二反饋支路，所述反相器的輸入端連接所述運算放大器的輸出端，所述第一反饋支路連接所述反相器的輸出端、所述運算放大器的輸出端以及所述運算放大器的第一輸入端，所述第二反饋支路連接所述反相器的輸出端、所述運算放大器的輸出端以及所述運算放大器的第二輸入端；
所述輸出單元連接所述運算放大器的輸出端，并輸出一參考電壓。
2.如權利要求1所述的帶隙基準電路，其特征在于，所述產生單元還包括第一PMOS晶體管、第二PMOS晶體管、第一三極管以及第二三極管，所述第一PMOS晶體管的柵極連接所述運算放大器的輸出端，源極連接第一電源端，漏極連接所述運算放大器的第一輸入端，所述第二PMOS晶體管的柵極連接所述運算放大器的輸出端，源極連接所述第一電源端，漏極連接所述運算放大器的第二輸入端，所述第一三極管的發射極連接所述第一輸入端，集電極和基極連接第二電源端，所述第二三極管的發射極連接所述第二輸入端，集電極和基極連接第二電源端。
3.如權利要求2所述的帶隙基準電路，其特征在于，所述運算放大器的第一輸入端與所述第一三極管的發射極之間連接一第一電阻。
4.如權利要求2所述的帶隙基準電路，其特征在于，所述運算放大器的第一輸入端與所述第二電源端之間連接一第二電阻。
5.如權利要求2所述的帶隙基準電路，其特征在于，所述運算放大器的第二輸入端與所述第二電源端之間連接一第三電阻。
6.如權利要求2所述的帶隙基準電路，其特征在于，所述第一三極管為PNP三極管，所述第二三極管為PNP三極管。
7.如權利要求2所述的帶隙基準電路，其特征在于，所述第一電源端為所述帶隙基準電路的工作電壓，第二電源端為接地端。
8.如權利要求1所述的帶隙基準電路，其特征在于，所述第一反饋支路包括一第三PMOS晶體管，所述第三PMOS晶體管的柵極連接所述反相器的輸出端，源極連接所述運算放大器的輸出端，漏極連接所述運算放大器的第一輸入端。
9.如權利要求8所述的帶隙基準電路，其特征在于，所述第二反饋支路包括一第四PMOS晶體管，所述第四PMOS晶體管的柵極連接所述反相器的輸出端，源極連接所述運算放大器的輸出端，漏極連接所述運算放大器的第二輸入端。
10.如權利要求1所述的帶隙基準電路，其特征在于，所述輸出單元包括一第五PMOS晶體管，所述第五PMOS晶體管的柵極連接所述運算放大器的輸出端，源極連接第一電源端，漏極連接帶隙基準電壓的輸出端。
11.如權利要求10所述的帶隙基準電路，其特征在于，所述第五PMOS晶體管的漏極還連接至第二電源端，并且所述第五PMOS晶體管的漏極與所述第二電源端之間連接一第四電阻。
12.如權利要求1所述的帶隙基準電路，其特征在于，所述反相器包括第六PMOS晶體管和第一NMOS晶體管，所述第六PMOS晶體管的柵極連接所述運算放大器的輸出端，源極連接第一電源端，漏極連接所述第一NMOS晶體管的漏極，所述第一NMOS晶體管的柵極連接所述運算放大器的輸出端，源極連接第二電源端。
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