[發明專利]松弛振蕩器

有效

• 申請號: 201610040199.X
• 申請日: 2016-01-21
• 公開（公告）號: CN105720946B
• 公開（公告）日: 2018-05-18
• 發明（設計）人: 王耀;戎亮;文光俊
• 申請（專利權）人: 電子科技大學
• 主分類號: H03K3/011
• 分類號: H03K3/011;H03K3/013
• 代理公司: 成都虹盛匯泉專利代理有限公司 51268
• 代理人: 王偉

本發明涉及一種振蕩器，具體為松弛振蕩器，包括主振蕩器電路、負反饋穩壓電路、從振蕩器電路、比較器及邏輯電路。本發明提供的松弛振蕩器，同時消除比較器延遲與輸入失調對振蕩頻率的影響；采用主從雙振蕩器結構，利用從振蕩器測量比較器延遲時長，并產生相應時長的脈寬信號控制電容充電電流切換為2I，從而有效消除比較器延遲對時鐘周期的影響；同時，由主振蕩器電路的4開關電路結構在時鐘周期內切換比較器輸入端的參考電壓與充電電容電壓，從而有效消除比較器輸入失調對時鐘周期的影響。

技術領域

本發明涉及一種振蕩器，具體為松弛振蕩器。

背景技術

松弛振蕩器具有低成本、低功耗、中等頻率精度的特點，常被用于為射頻識別標簽芯片、無線傳感器芯片等低功耗SoC提供時鐘信號。振蕩頻率精度是松弛振蕩器的一個關鍵性能指標。但是，隨著工作電壓、功耗的不斷降低，電路性能受工藝偏差、溫度、工作電壓波動的影響也不斷增大。晶體振蕩器以其高精度、低功耗、對溫度不敏感的特點通常被用于提供高精度的時鐘信號。但是，晶體作為片外元件提高了元件成本和體積。因此，片上全集成的極低功耗高精度松弛振蕩器技術是實現低功耗、小型化、低成本SoC的一項關鍵技術，研究和設計具有高精度、低功耗、低成本特點的松弛振蕩器具有較高的科學和工程價值。

在極低功耗下，傳統松弛振蕩器中的電路延遲、比較器失調等非理想因素惡化，并導致時鐘頻率對工藝、工作電壓、溫度(Process Voltage Temperature,PVT)變化更加敏感。例如，在極低偏置電流下，松弛振蕩器中比較器或施密特觸發器的延遲時間增大，導致其與時鐘周期相比無法忽略，而比較器、施密特觸發器等電路延遲時間受PVT變化的影響十分明顯，從而使得時鐘周期的精度嚴重下降。同理，比較器的輸入失調電壓也會降低時鐘的頻率精度。然而，現有的技術方案無法同時消除比較器延遲和輸入失調對振蕩頻率的影響。

發表在“A 280nW,100kHz,1-cycle start-up time,on-chip CMOS relaxationoscillatoremploying a feedforward period control scheme”(2012Symposium onVLSI Circuits(VLSIC))，其工作原理為：oscillator core中的電容充電電流受Vctrl信號控制，當Vctrl為高時，充電電流為2Ic；當Vctrl為低時，充電電流為Ic。通過Periodcontroller測量oscillator core中比較器延時td，并產生與td時長相等的脈寬信號S1和S2，由S1和S2做或運算產生Vctrl。通過以上兩步，每當電容開始充電時，使得oscillatorcore的電容充電電流在最初的td時間內為2倍充電電流2Ic，在隨后的充電時間內(T/2-td)為Ic。由此使得電容充電時間縮短至RC，而傳統RC松弛振蕩器的電容充電時間為RC+td。從而消除了比較器延遲td對時鐘周期的影響。該技術缺點是，未考慮比較器輸入失調對時鐘頻率的影響。

發表在“A 120nW 18.5kHz RC oscillator with comparator offsetcancellation for±0.25％temperature stability”(IEEE International Solid-StateCircuits Conference Digest of Technical Papers(ISSCC),2013)。其工作原理為：在前半個時鐘周期內，開關S1、S4導通，開關S2、S3關斷，對C1充電且V1逐漸上升，同時V2＝I*R保持不變，V2成為比較器的參考電壓。當V1上升至超過V2-Vos時比較器輸出翻轉，開關S1、S4關斷，開關S2、S3導通，振蕩器進入后半個時鐘周期，此時V2隨著電容充電而升高，V1則成為固定的參考電壓I*R，當V2上升至超過V1+Vos時比較器輸出翻轉。通過以上方法，使得前半個時鐘周期等于RC-CVos/I+td，后半個時鐘周期等于RC+CVos/I+td，總的時鐘周期等于2RC+2td，從而消除了Vos的影響。該技術缺點是未能消除比較器延時td對時鐘周期的影響。

發明內容