[發明專利]模擬譯碼電路設計方法及系統

有效

• 申請號: 201610035297.4
• 申請日: 2016-01-19
• 公開（公告）號: CN105512439B
• 公開（公告）日: 2018-07-06
• 發明（設計）人: 趙哲;王帥;尹雪;鄭浩;丁旭輝;高原;卜祥元;安建平;曾博文
• 申請（專利權）人: 北京理工大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 李相雨

本發明提供了一種模擬譯碼電路設計方法及系統，所述方法包括：S1.根據預設校驗矩陣建立因子圖模型；根據因子圖模型建立對應的模擬譯碼電路；S2.根據預設電路設計要求以及相應公式設計和積模塊電路的輸入參數；S3.獲取和積模塊電路的相關失配參數和相關延遲參數；S4.根據相關失配參數和相關延遲參數進行考慮失配效應和電路動態行為影響因素的模擬譯碼電路模型的計算過程，得到BER性能仿真結果；S5.判斷仿真結果是否滿足預設要求，若是則結束流程；否則修改步驟S2中的輸入參數繼續進行仿真直至仿真結果滿足預設要求。本發明能夠將設計輸入參數和系統級別特性聯系起來，因此能夠為電路設計提供優化指導。

技術領域

本發明涉及通信信號處理技術領域，具體涉及一種模擬譯碼電路設計方法及系統。

背景技術

1998年，Loeliger和Hagenauer分別提出利用經典模擬電子網絡來進行糾錯碼譯碼，并首先提出“模擬譯碼”概念。目前不同研究團隊都實現了不同碼型的模擬譯碼芯片，如表1所示。芯片的測試結果表明，與數字實現相比，在實現相同迭代譯碼算法(和積算法或最小和算法)上，如果譯碼速率相同情況下，模擬譯碼電路功耗更低；而在譯碼功耗相同情況下，模擬譯碼電路速率更高。

表1模擬迭代譯碼芯片性能對比

模擬譯碼電路具有如上所述優勢，使得模擬譯碼電路成為應用熱點。然而現有技術中在設計模擬譯碼電路時，為了得到較好的性能，需要進行SPICE級別電路模型仿真以得到較為準確或合適的設計參數。但是對于高復雜度糾錯碼型的模擬譯碼電路，SPICE級別電路模型仿真是不切實際的。

發明內容

針對現有技術中的缺陷，本發明提供一種模擬譯碼電路設計方法及系統，能夠將設計輸入參數(晶體管尺寸參數和單位電流)和系統級別特性(例如BER和收斂時間)聯系起來，因此能夠為電路設計提供優化指導。

為解決上述技術問題，本發明提供以下技術方案：

第一方面，本發明提供了一種模擬譯碼電路設計方法，包括：

S1.根據預設校驗矩陣建立譯碼因子圖模型；將所述譯碼因子圖模型中的節點轉換為對應和積模塊電路，將所述譯碼因子圖模型中的變量節點轉換為等式約束模塊，將所述譯碼因子圖模型中的校驗節點轉換為奇偶校驗模塊；根據所述譯碼因子圖模型的拓撲完成所述和積模塊電路之間的連線；

S2.根據預設電路設計要求以及下述公式設計所述和積模塊電路的輸入參數：

其中，W/L為吉爾伯特乘法電路晶體管柵極寬長比，I_U為單元電流，I_S為工藝相關電流；其中，所述和積模塊電路的輸入參數包括W/L和I_U；

S3.獲取所述和積模塊電路的相關失配參數和相關延遲參數；

S4.根據步驟S3得到的相關失配參數和相關延遲參數，進行考慮失配效應和電路動態行為影響因素的模擬譯碼電路模型的計算過程，得到模擬譯碼電路BER性能仿真結果；

S5.判斷步驟S4得到的BER性能仿真結果是否滿足預設要求，若是，則結束流程；否則修改所述步驟S2中的輸入參數繼續進行仿真直至仿真結果滿足預設要求。

進一步地，所述預設電路設計要求包括：芯片面積受限情況或功耗受限情況；

相應地，當所述預設電路設計要求為芯片面積受限情況時，根據所述芯片面積受限情況確定符合要求的一種W/L，再根據下述公式設計所述單元電流I_U：