[發明專利]兼容DVB-S2X標準的LDPC譯碼器設計方法

有效

• 申請號: 201610008696.1
• 申請日: 2016-01-07
• 公開（公告）號: CN105680879B
• 公開（公告）日: 2019-04-23
• 發明（設計）人: 宮豐奎;安寧;張南;王勇;秦利卿
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;黎漢華

本發明公開了一種兼容DVB?S2X標準的LDPC譯碼器設計方法，主要解決現有系統中譯碼器迭代時間長的問題。其實現步驟是：1.設計數據緩存器，將輸入單路數據進行順序調整后轉換為360路并行數據緩存，并對其譯碼初始化；2.設計第一桶形移位模塊，將變量節點更新后的360路數據進行移位并進行校驗節點更新；3.設計第二桶形移位模塊，將校驗節點更新完成后的360路數據進行移位和變量節點更新；4.當譯碼迭代次數達到設置的最大迭代次數后，對360路數據計算硬判決信息；5.對硬判決信息進行譯碼判決后順序輸出，完成譯碼。本發明減少了LDPC譯碼器的迭代時間，使得譯碼器的吞吐量提高一倍。

技術領域

本發明屬于無線通信領域，涉及一種兼容DVB-S2X標準的LDPC譯碼器設計方法，可用于DVB-S2和DVB-S2X標準中所有碼長和碼率LDPC碼的譯碼。

背景技術

低密度奇偶校驗碼簡稱LDPC碼，是一種線性分組碼。眾多研究結果表明LDPC碼性能良好，更加適合未來通信系統對數據傳輸的有效性和可靠性的要求，所以越來越多的通信標準都使用LDPC碼作為其信道編碼方案。DVB-S2和DVB-S2X標準中都采用了LDPC碼，針對這些標準的LDPC碼譯碼器的高速FPGA實現吸引了眾多關注。串行結構的LDPC譯碼器由于校驗節點更新單元和變量節點更新單元都只有一個，所以校驗節點更新和變量節點更新需要交替進行。串行結構硬件結構簡單，消耗的硬件資源少，但是由于各個節點需要共用校驗節點更新單元和變量節點更新單元，所以需要輪流進行更新，這會導致譯碼器的時延變得非常大，譯碼時延會隨著碼長的增加而增加。基于串行結構的LDPC譯碼器吞吐量小，不能滿足DVB-S2和DVB-S2X標準中高速數據吞吐量的要求。全并行結構的LDPC譯碼器每個節點都使用獨立的更新模塊，所有的節點更新都同時進行，所以全并行結構的LDPC譯碼器譯碼速度最快。全并行結構中校驗節點更新單元和變量節點更新單元與校驗矩陣中校驗節點和變量節點的個數是對應的，各個處理單元之間的連接復雜，硬件復雜度最大，隨著碼長的增加，復雜度呈指數增長，所以全并行結構適合于碼長較短且校驗矩陣固定的LDPC碼。由于DVB-S2和DVB-S2X標準中LDPC碼有多種碼長和碼率，其校驗矩陣是各不相同的，采用全并行結構需要實現每種LDPC碼校驗矩陣中每個節點之間的連接關系，而且DVB-S2和DVB-S2X標準中LDPC碼碼長很大，這會導致硬件實現復雜度非常高，芯片布局難以實現。結合DVB-S2和DVB-S2X中IRA-LDPC碼的特點，譯碼器的硬件實現適合采用部分并行結構。部分并行結構是串行結構和并行結構的一個折中，部分并行結構將校驗矩陣中校驗節點和變量節點分組，每組使用一個更新模塊，各個模塊并行處理，而每個更新模塊的中的節點消息更新則是串行處理。采用部分并行結構可以減少芯片使用面積，但是相對于全并行結構，譯碼器的吞吐量也會隨之下降。在LDPC譯碼過程中，一次譯碼迭代時間越短，則LDPC譯碼器吞吐量越高。現有的LDPC譯碼器在譯碼過程中一次迭代時間的縮短可以直接通過提高譯碼器的并行度來實現，但是提高并行度需要消耗較多的硬件資源。對于DVB-S2和DVB-S2X標準來說，LDPC譯碼器的并行度最高為360，另外LDPC譯碼器的并行度還可以進一步降低為360的整數因子，如180、90、45。