[發(fā)明專利]非揮發(fā)性內(nèi)存總成及其制作方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201610007254.5
• 申請(qǐng)日: 2016-01-07
• 公開（公告）號(hào): CN105633091A
• 公開（公告）日: 2016-06-01
• 發(fā)明（設(shè)計(jì)）人: 范德慈;陳志民;呂榮章
• 申請(qǐng)（專利權(quán)）人: 北京芯盈速騰電子科技有限責(zé)任公司
• 主分類號(hào): H01L27/115
• 分類號(hào): H01L27/115;H01L29/423;H01L21/28;H01L21/8247
• 代理公司: 廣州三環(huán)專利代理有限公司 44202
• 代理人: 鄭裕涵

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種非揮發(fā)性內(nèi)存總成及其制作方法，特別是一種形成呈上寬下 窄的抹除閘極，使浮動(dòng)閘極插入部份抹除閘極的下方，以加強(qiáng)局部電場(chǎng)達(dá)到快速抹除效果。

背景技術(shù)

分離式閘極非揮發(fā)性內(nèi)存總成，已經(jīng)廣泛用于在獨(dú)立及嵌入式非揮發(fā)性應(yīng)用中。 因?yàn)樗哂休^小扇區(qū)清除及電路設(shè)計(jì)容易支持的特性，目前在愈益壯大及競(jìng)爭(zhēng)嚴(yán)峻的嵌入 式非揮發(fā)性IC產(chǎn)業(yè)，像是應(yīng)用在微控制器MCU及智能卡(smartcard)，分離式閘極非揮發(fā)性 內(nèi)存總成已經(jīng)越來(lái)越重要。

市面上分離式閘極非揮發(fā)性內(nèi)存總成技術(shù)中，如Microchip及SST公司的雙層多晶 硅分離式閘極具有簡(jiǎn)易制作技術(shù)及可靠穩(wěn)定度，故對(duì)終端用戶而言目前為最被認(rèn)可的方 式。在非揮發(fā)性核心中，此技術(shù)具有雙層多晶硅為作為浮動(dòng)閘極的第一多晶硅及選擇閘極 的第二多晶硅。然而，隨著IC裝置尺寸持續(xù)縮小，因?yàn)樗糜谠礃O擴(kuò)散及浮動(dòng)閘耦合的大面 積特性，雙多晶硅分離式閘極不久將能滿足尺寸縮小上的需求。

藉由額外添加的多晶硅層來(lái)作為耦合控制閘極(如耦合控制閘極)，由于三多晶硅 分離式閘極的記憶單元尺寸縮小，使得三多晶硅分離式閘極演變?cè)絹?lái)越重要。在非揮發(fā)性 核心中，此技術(shù)具有三層多晶硅作為浮動(dòng)閘極的第一多晶硅、耦合控制閘極第二多晶硅、及 抹除閘極/選擇閘極的第三多晶硅。

類似于眾所皆知堆棧-閘極非揮發(fā)性內(nèi)存總成(如ETOX)，首先設(shè)置浮動(dòng)閘極在位 線方向，然后形成耦合控制閘極來(lái)當(dāng)作蝕刻浮動(dòng)閘極的屏蔽罩。藉由第三多晶硅及回蝕刻 來(lái)形成抹除閘極及選擇閘極間隔物，同時(shí)形成抹除閘極及選擇閘極。因?yàn)槟ǔl極及選擇 閘極包括不同用途的不同閘極介電層，所以選擇閘極晶體管氧化層及抹除閘極穿隧氧化層 的制程整合需仔細(xì)處理。

不幸地，在現(xiàn)有公知技術(shù)的形成分離式閘極結(jié)構(gòu)及方法中上述要求并不容易實(shí) 現(xiàn)。而且，浮動(dòng)閘極以及選擇閘極間的絕緣介電層必須整合在可視為浮動(dòng)閘極及抹除閘極 間絕緣的穿隧氧化層其組成之中。這將使制程復(fù)雜化及制程彈性封閉化。最終且最關(guān)切地， 現(xiàn)存三多晶硅分離式閘極制程不可避免地牽涉蝕刻，以及牽涉從用來(lái)形成抹除節(jié)點(diǎn)的浮動(dòng) 閘極多晶硅其粗糙表面的氧化層成長(zhǎng)。假設(shè)制作中多晶硅表面及穿隧氧化層并沒有非常仔 細(xì)處理，浮動(dòng)閘極多晶硅的不均勻微表面結(jié)構(gòu)，將引起無(wú)法預(yù)期的穿隧氧化層可靠度問(wèn)題。

發(fā)明內(nèi)容

鑒于上述問(wèn)題，本發(fā)明提出一種非揮發(fā)性內(nèi)存總成及其制作方法，特別是一種利 用介電層作為硬屏蔽的鑲嵌及平坦化制程，以形成抹除閘極(EG)及選擇閘極(SG)。

本發(fā)明又一目的，在于提供一種非揮發(fā)性內(nèi)存總成及其制作方法，形成呈上寬下 窄的抹除閘極(EG)，使浮動(dòng)閘極(FG)插入部份抹除閘極(EG)的下方，以加強(qiáng)局部電場(chǎng)達(dá)到 快速抹除效果。

為達(dá)上述目的，本發(fā)明揭露一種非揮發(fā)性內(nèi)存總成的制作方法，步驟包括：提供一 基底；在基底上形成一基底介電層；在基底介電層上形成一第一多晶硅層，以及在第一多晶 硅層上形成一犧牲層；在基底介電層、第一多晶硅層及犧牲層上定義一第一圖案開口及一 第二圖案開口，且犧牲層堆棧在第一多晶硅層上彼此間隔；選擇性去除犧牲層，以及在犧牲 層的兩側(cè)形成一第一暫時(shí)側(cè)墻介電層；第一多晶硅層及犧牲層在基底介電層上形成若干上 窄下寬的堆棧結(jié)構(gòu)，且相鄰上窄下寬的堆棧結(jié)構(gòu)之間在基底介電層上形成一鑲嵌溝槽；根 據(jù)第一圖案開口進(jìn)行離子布植；增厚鑲嵌溝槽位于第一圖案開口下方的基底介電層；在鑲 嵌溝槽形成一第一側(cè)墻介電層，及第一側(cè)墻介電層沿鑲嵌溝槽形成二溝槽；形成一第二多 晶硅層，填入二溝槽；去除在二溝槽內(nèi)于第二圖案開口的第二多晶硅層及第一側(cè)墻介電層； 在基底上定義一第三圖案開口，去除位于第三圖案開口上的第一多晶硅層及基底介電層以 形成一第一凹槽；在第一凹槽內(nèi)，形成一晶體管介電層及一第二側(cè)墻介電層，且晶體管介電 層及第二側(cè)墻介電層形成一第二凹槽；形成一第三多晶硅層，填入第二凹槽；在第二多晶硅 層及第三多晶硅層上形成一覆蓋介電層；在第一多晶硅層、覆蓋介電層、第一側(cè)墻介電層及 第二側(cè)墻介電層上形成一耦合介電層；在耦合介電層選擇性形成一第四多晶硅層；以及定 義一第四圖案開口以進(jìn)行離子布植。

較佳地，在第一多晶硅層上位于第一圖案開口及第二圖案開口之間形成一浮動(dòng)閘 極。

較佳地，選擇性去除犧牲層，利用微影術(shù)在光阻上定義犧牲層上部分區(qū)域?yàn)槠帘危? 非等向性蝕刻去除犧牲層兩側(cè)，減少在水平方向上犧牲層的寬度。