[發(fā)明專利]使用背側(cè)金屬層的高密度存儲器架構(gòu)

有效

• 申請?zhí)枺?/td>: 201580080596.3
• 申請日: 2015-06-02
• 公開（公告）號: CN107646143B
• 公開（公告）日: 2022-04-12
• 發(fā)明（設(shè)計）人: Y.王;P.莫羅
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: H01L27/22
• 分類號: H01L27/22;H01L27/24;H01L45/00;G11C11/16;G11C13/00
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 黃濤;杜荔南

一種微電子存儲器具有形成在襯底的背側(cè)上的金屬化層，其中背側(cè)上的金屬化層可被用于源線和字線的形成。這種配置可允許位單元面積的減小、更高的存儲器陣列密度以及更低的源線和字線電阻。另外，這種配置還可提供靈活性以獨立地優(yōu)化邏輯和存儲器電路的互連性能。

技術(shù)領(lǐng)域

本描述的實施例涉及微電子裝置的領(lǐng)域，并且更具體地講，涉及包括至少一個背側(cè)金屬層的非易失性微電子存儲器的制造。

背景技術(shù)

現(xiàn)代微電子處理器(諸如，中央處理單元(CPU))使用嵌入式高速緩存存儲器來加快微電子處理器的執(zhí)行和/或諸如利用片上系統(tǒng)(SoC)裝置滿足存儲器帶寬要求。為了實現(xiàn)具有最高級集成密度的嵌入式高速緩存存儲器，盡可能多的位單元被放置在嵌入式高速緩存存儲器的每個位線、源線和字線上。本領(lǐng)域技術(shù)人員將會理解，位線和字線的長度與每個線上的位單元的數(shù)量成比例地增加。例如，在22 nm邏輯工藝技術(shù)中，嵌入式高速緩存存儲器中的位線和字線的典型長度可以是大約幾十微米。然而，長位線和字線的使用可導(dǎo)致嵌入式高速緩存存儲器的性能變得越來越對互連電阻敏感，尤其是當(dāng)嵌入式高速緩存存儲器的大小減小并且位線和字線的寬度減小時。對于諸如自旋轉(zhuǎn)移力矩(STT) MRAM (磁阻隨機存取存儲器)和ReRAM(電阻隨機存取存儲器)之類的基于電阻的存儲器技術(shù)，這種電阻可能尤其成為問題，其中利用最小位單元面積減小源線、位線和字線電阻已變?yōu)獒槍Π堰@些基于電阻的存儲器技術(shù)成功集成的最大挑戰(zhàn)之一。因此，需要開發(fā)針對基于電阻的存儲器的新的存儲器架構(gòu)以緩解由高源線和字線電阻引起的性能和密度限制并且適應(yīng)位線和字線的寬度的有限間距縮放。

附圖說明

在說明書的結(jié)論部分中具體地指出并且清楚地要求保護(hù)本公開的主題。根據(jù)下面結(jié)合附圖進(jìn)行的描述和所附權(quán)利要求，本公開的前面和其它特征將會變得更充分地清楚。應(yīng)該理解，附圖僅描繪根據(jù)本公開的幾個實施例，并且因此，不被視為本公開范圍的限制。將通過使用附圖利用另外的具體性和細(xì)節(jié)描述本公開，以使得本公開的優(yōu)點可以被更容易地確定，其中：

圖1圖示本領(lǐng)域已知的微電子存儲器的側(cè)剖視圖。

圖2圖示本領(lǐng)域已知的沿著圖1的線2-2的微電子存儲器的源線和存儲節(jié)點觸點的側(cè)剖視圖。

圖3圖示本領(lǐng)域已知的沿著圖1的線3-3的微電子存儲器的側(cè)剖視圖。

圖4圖示根據(jù)本描述的實施例的具有至少一個金屬化層的微電子存儲器的側(cè)剖視圖，該金屬化層形成在襯底的背側(cè)附近。

圖5a和5b圖示根據(jù)本描述的實施例的沿著圖4的線5-5觀察的微電子存儲器的源線和存儲節(jié)點觸點的側(cè)剖視圖，該微電子存儲器具有形成在襯底的背側(cè)附近的至少一個金屬化層。

圖6圖示根據(jù)本描述的實施例的沿著圖3的線6-6的微電子存儲器的側(cè)剖視圖。

圖7圖示根據(jù)本描述的實施例的沿著圖6的線7-7的微電子存儲器的字線帶的側(cè)剖視圖。

圖8圖示根據(jù)本描述的一個實現(xiàn)方式的計算裝置。

具體實施方式