[發(fā)明專利]通過選擇性氧化的多高度FINFET器件

有效

• 申請?zhí)枺?/td>: 201580080408.7
• 申請日: 2015-06-27
• 公開（公告）號: CN107683529B
• 公開（公告）日: 2021-10-08
• 發(fā)明（設(shè)計）人: S·金;G·比馬拉塞蒂;R·里奧斯;J·T·卡瓦列羅斯;T·加尼;A·S·默西;R·米恩德魯
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/12;H01L21/336
• 代理公司: 永新專利商標(biāo)代理有限公司 72002
• 代理人: 林金朝;王英

一種方法，包括：在襯底上形成多柵極器件的非平面導(dǎo)電溝道，溝道包括在襯底的表面處從基底定義的高度尺寸；修改溝道的小于整個部分；以及在溝道上形成柵極疊層，柵極疊層包括電介質(zhì)材料和柵極電極。一種裝置，包括在襯底上的非平面多柵極器件，非平面多柵極器件包括溝道和布置在溝道上的柵極疊層，溝道包括界定導(dǎo)電部分和氧化部分的高度尺寸，柵極疊層包括電介質(zhì)材料和柵極電極。

技術(shù)領(lǐng)域

包括非平面半導(dǎo)體器件的半導(dǎo)體器件，所述非平面半導(dǎo)體器件具有帶有低帶隙包覆層的溝道區(qū)。

背景技術(shù)

過去幾十年來，在集成電路中的特征的縮放是不斷成長的半導(dǎo)體工業(yè)背后的驅(qū)動力。縮小到越來越小的特征使在半導(dǎo)體芯片的有限基板面上的功能單元的增大的密度成為可能。例如，縮小晶體管尺寸允許在芯片上結(jié)合增大數(shù)量的存儲器設(shè)備，有助于具有增大的容量的產(chǎn)品的制造。然而，對越來越大的容量的驅(qū)動不是沒有問題。優(yōu)化每個器件的性能的必要性變得越來越明顯。

未來的電路器件(例如中央處理單元器件)將需要集成在單個管芯或芯片中的高性能器件和低電容低功率器件兩者。目前，三維非平面金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)通常利用單個高度的鰭狀物。單高度鰭狀物往往限制設(shè)計并需要折衷。

附圖說明

圖1示出襯底的一部分的頂側(cè)透視圖，該部分是例如在晶片上的集成電路管芯或芯片的一部分并且具有其上形成的三維電路器件的一部分。

圖2示出穿過線2-2’的圖1的結(jié)構(gòu)的橫截面?zhèn)纫晥D。

圖3示出穿過線3-3’的圖1的結(jié)構(gòu)。

圖4示出在器件的鰭狀物上引入催化劑層之后的圖2的結(jié)構(gòu)。

圖5示出在器件的鰭狀物上引入催化劑層之后的圖3的結(jié)構(gòu)。

圖6示出在催化劑層的一部分的移除或凹進(jìn)之后的圖4的結(jié)構(gòu)。

圖7示出在催化劑層的一部分的移除或凹進(jìn)之后的圖5的結(jié)構(gòu)。

圖8示出在鰭狀物的一部分的修改之后的圖6的結(jié)構(gòu)。

圖9示出在鰭狀物的一部分的修改之后的圖7的結(jié)構(gòu)。

圖10示出在移除催化劑層、在柵極電極區(qū)中將電介質(zhì)材料引入到鰭狀物的已修改部分的高度和在鰭狀物上引入柵極疊層之后的圖8的結(jié)構(gòu)。

圖11示出在移除催化劑層、在柵極電極區(qū)中將電介質(zhì)材料引入到鰭狀物的已修改部分的高度和在鰭狀物上引入柵極疊層之后的圖9的結(jié)構(gòu)。

圖12示出圖11的結(jié)構(gòu)的展開圖以示出在襯底上的兩個器件的存在。

圖13示出器件結(jié)構(gòu)的另一實(shí)施例的橫截面。

圖14是實(shí)現(xiàn)一個或多個實(shí)施例的插入機(jī)構(gòu)。

圖15示出計算設(shè)備的實(shí)施例。

具體實(shí)施方式

本文所述的實(shí)施例涉及具有目標(biāo)或預(yù)定鰭狀物或溝道高度的非平面半導(dǎo)體器件(例如三維器件)以及在襯底上制造目標(biāo)或預(yù)定鰭狀物或溝道高度的非平面半導(dǎo)體器件的方法，其中這樣的鰭狀物高度可以是在襯底上的器件的多個鰭狀物高度之一。在一個這樣的實(shí)施例中，非平面器件的柵極疊層圍繞鰭狀物的溝道區(qū)(例如三柵極或鰭式場效應(yīng)晶體管器件)。所述方法允許在芯片或管芯上合并具有不同鰭狀物高度的三維器件，例如需要與低電容、較低功率器件的高電流的高性能器件。