[發(fā)明專(zhuān)利]用于處理數(shù)據(jù)錯(cuò)誤的裝置和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201580058051.2
• 申請(qǐng)日: 2015-11-04
• 公開(kāi)（公告）號(hào): CN107113084B
• 公開(kāi)（公告）日: 2020-10-23
• 發(fā)明（設(shè)計(jì)）人: J.古德蒂
• 申請(qǐng)（專(zhuān)利權(quán)）人: 英特爾公司
• 主分類(lèi)號(hào): H04L1/00
• 分類(lèi)號(hào): H04L1/00
• 代理公司: 中國(guó)專(zhuān)利代理(香港)有限公司 72001
• 代理人: 張金金;付曼

在首標(biāo)中檢測(cè)奇偶校驗(yàn)，其中首標(biāo)在多個(gè)隊(duì)列的特定隊(duì)列中，首標(biāo)用于包括多個(gè)字段，并且隊(duì)列中的每個(gè)用于對(duì)應(yīng)于相應(yīng)事務(wù)類(lèi)型。對(duì)多個(gè)字段中的一個(gè)或多個(gè)生成構(gòu)造的首標(biāo)數(shù)據(jù)來(lái)指示奇偶錯(cuò)誤并且替換多個(gè)字段中的一個(gè)或多個(gè)的數(shù)據(jù)。基于奇偶錯(cuò)誤進(jìn)入錯(cuò)誤抑制模式。

相關(guān)申請(qǐng)的交叉引用

該申請(qǐng)要求2014年11月25日提交的題為“HEADER PARITY ERROR HANDLING(首標(biāo)奇偶錯(cuò)誤處理)”的美國(guó)專(zhuān)利申請(qǐng)?zhí)?4/553,692的權(quán)益和優(yōu)先權(quán)，其通過(guò)引用全部合并于此。

技術(shù)領(lǐng)域

該公開(kāi)關(guān)于計(jì)算系統(tǒng)，并且特別(但并不是排他性地)關(guān)于錯(cuò)誤處理。

背景技術(shù)

半導(dǎo)體處理和邏輯設(shè)計(jì)的發(fā)展允許可在集成電路設(shè)備上存在的邏輯的數(shù)量增加。作為必然結(jié)果，計(jì)算機(jī)系統(tǒng)配置從系統(tǒng)中的單個(gè)或多個(gè)集成電路演變成在個(gè)體集成電路上存在的多個(gè)核、多個(gè)硬件線程和多個(gè)邏輯處理器，以及在這樣的處理器內(nèi)集成的其他接口。處理器或集成電路典型地包括單個(gè)物理處理器晶片，其中該處理器晶片可能包括任意數(shù)量的核、硬件線程、邏輯處理器、接口、存儲(chǔ)器、控制器中樞(controllerhub)等。

由于在較小封裝件裝配更多處理能力的較大能力，較小計(jì)算設(shè)備越來(lái)越流行。智能電話(huà)、平板電腦、超薄筆記本和其他用戶(hù)設(shè)備呈指數(shù)增長(zhǎng)。然而，這些較小設(shè)備依賴(lài)服務(wù)器，既用于數(shù)據(jù)存儲(chǔ)又用于超出形狀因子的復(fù)雜處理。因此，高性能計(jì)算市場(chǎng)(即，服務(wù)器空間)的需求也增加。例如，在現(xiàn)代服務(wù)器中，典型地不僅存在具有多個(gè)核的單個(gè)處理器，而且還存在多個(gè)物理處理器(也稱(chēng)為多個(gè)插槽)用于提高計(jì)算能力。但隨著處理能力連同計(jì)算系統(tǒng)中設(shè)備的數(shù)量增加，插槽與其他設(shè)備之間的通信變得更加關(guān)鍵。

實(shí)際上，互連已經(jīng)從主要處理電通信的更加傳統(tǒng)的多點(diǎn)總線發(fā)展為全方位的互連架構(gòu)，其促進(jìn)快速通信。遺憾地是，由于對(duì)具有甚至更高速率的功耗的未來(lái)處理器的需求增加，對(duì)現(xiàn)有互連架構(gòu)的能力也存在相應(yīng)的需求。

附圖說(shuō)明

圖1圖示計(jì)算系統(tǒng)的實(shí)施例，該計(jì)算系統(tǒng)包括互連架構(gòu)。

圖2圖示互連架構(gòu)的實(shí)施例，該互連架構(gòu)包括分層棧。

圖3圖示要在互連架構(gòu)內(nèi)生成或接收的分組的實(shí)施例。

圖4圖示對(duì)于互連架構(gòu)的傳送器和接收器對(duì)的實(shí)施例。

圖5圖示虛擬化系統(tǒng)的實(shí)施例。

圖6是根復(fù)合體的簡(jiǎn)化框圖。

圖7是代表根據(jù)至少一個(gè)實(shí)施例的首標(biāo)奇偶錯(cuò)誤(header parity error)的處理的框圖。

圖8是示例分組首標(biāo)的框圖。

圖9是圖示錯(cuò)誤抑制模式(error containment mode)的簡(jiǎn)化流程圖。

圖10是代表用于處理首標(biāo)奇偶錯(cuò)誤的一個(gè)或多個(gè)技術(shù)的簡(jiǎn)化流程圖。

圖11圖示對(duì)于計(jì)算系統(tǒng)的塊的實(shí)施例，該計(jì)算系統(tǒng)包括多個(gè)處理器。

各種圖中的類(lèi)似標(biāo)號(hào)和名稱(chēng)指示類(lèi)似元件。

具體實(shí)施方式

在下列描述中，闡述許多特定細(xì)節(jié)，例如特定類(lèi)型的處理器和系統(tǒng)配置、特定硬件結(jié)構(gòu)、特定架構(gòu)和微架構(gòu)細(xì)節(jié)、特定寄存器配置、特定指令類(lèi)型、特定系統(tǒng)部件、特定測(cè)量/高度、特定處理器流水線階段和操作等的示例，以便提供對(duì)本發(fā)明的全面理解。然而，不必采用這些特定細(xì)節(jié)來(lái)實(shí)踐本發(fā)明，這對(duì)于本領(lǐng)域內(nèi)技術(shù)人員將是明顯的。在其他實(shí)例中，未詳細(xì)描述眾所周知的部件或方法，例如特定和備選處理器架構(gòu)、對(duì)于描述的算法的特定邏輯電路/代碼、特定固件代碼、特定互連操作、特定邏輯配置、特定制造技術(shù)和材料、特定編譯器實(shí)現(xiàn)、采用代碼的算法的特定表達(dá)、特定掉電和選通技術(shù)/邏輯和計(jì)算機(jī)系統(tǒng)的其他特定操作細(xì)節(jié)，以避免不必要使本發(fā)明難以理解。