[發明專利]用于具有經級聯RESURF植入部及雙緩沖器的LDMOS裝置的方法及設備

有效

• 申請號: 201580042187.4
• 申請日: 2015-08-07
• 公開（公告）號: CN106663699B
• 公開（公告）日: 2020-06-05
• 發明（設計）人: 蔡軍
• 申請（專利權）人: 德州儀器公司
• 主分類號: H01L29/80
• 分類號: H01L29/80
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

在所描述實例中，一種LDMOS裝置(1200)包含：至少一個漂移區域(1222)，其安置于半導體襯底(1210)的一部分中；至少一個隔離結構(1252)，其位于所述半導體襯底(1210)的表面處；D阱區域，其鄰近所述至少一個漂移區域(1222)的一部分而定位，且所述漂移區域(1222)與所述D阱區域的相交點形成第一導電性類型與第二導電性類型之間的結(1226)；柵極結構(1282)，其安置于所述半導體襯底(1210)上方；源極觸點區域(S)，其安置于所述D阱區域的表面上；漏極觸點區域(D)，其鄰近所述隔離結構(1252)而安置；及雙緩沖器區域，其包含：第一隱埋式層(1228)，其位于所述D阱區域及所述漂移區域(1222)下面且被摻雜成所述第二導電性類型；及第二高電壓深擴散層(1218)，其位于所述第一隱埋式層(1228)下面且被摻雜成所述第一導電性類型。

技術領域

此涉及集成電路(IC)的領域，且更具體來說涉及橫向雙擴散金屬氧化物半導體(LDMOS)裝置的制作。

背景技術

對可提供半導體集成電路上的高功率驅動能力的晶體管的需要引起橫向雙擴散金屬氧化物半導體(LDMOS)裝置的發展。對于LDMOS裝置來說尤其有意義的應用包含用于輸出緩沖器及射頻(RF)電路的高側驅動器及低側驅動器。雙擴散MOS裝置(DMOS)用于其中需要高電壓容量及低電阻的應用。LDMOS晶體管展現出高擊穿電壓BVdss及低導通電阻RDSon，且因此非常適合于高功率應用。

在以DMOS工藝形成的晶體管中，源極及背柵擴散是通過到襯底中的同步或同時執行的離子植入及后續驅動退火而形成。漏極擴散部與下伏柵極電極的溝道區域間隔開漂移區域，所述漂移區域可下伏隔離區域形成。半導體襯底的表面處的所得擴散部之間的間隔確定LDMOS晶體管的溝道長度。

圖1在橫截面圖中描繪常規LDMOS裝置100。在圖1中，提供p型半導體襯底110。在圖1中展示形成于所述襯底上方的p型外延層114。N型隱埋式層(標記為“NBL”且編號為120)展示于LDMOS結構的底部處。NBL 120通過光掩模圖案化及離子植入步驟形成。同樣，展示P型隱埋式區域(標記為“PBL”且編號為116)。這些區域是借助第二單獨掩模圖案化及單獨離子植入步驟形成。LDMOS裝置100包含位于形成于擴散部DWL 136中的源極區域的任一側上的兩個對稱部分，每一側具有柵極及漏極布置。通常，這些區域耦合在一起以形成大晶體管，但可替代地形成具有共同源極及背柵部分的兩個晶體管。類似形成且布置的許多區域可共同耦合以形成較大晶體管。

在圖1中，在EPI區域114的任一側上展示編號為118的深N阱區域。在區域118中的每一者中，展示形成漏極擴散的淺N阱(標記為“SNW”且編號為121)。在深N阱區域118外部，展示淺P阱(標記為“SPW”且編號為122)。在處理P-EPI 114及PBL 116的同時，此也形成集成式LDMOS裝置100與其它附近裝置結之間的隔離。在區域118中的每一者中，P隱埋式層區域(編號為116)位于NBL 120的頂部上，如在圖1中所展示，從而形成PBL區域到DNW區域之間的電荷平衡而實現LDMOS裝置的減小表面場效應(“RESURF”)。在實例性布置中，深N阱118可由n型摻雜區形成，而淺N阱區域(標記為“SNW”、編號為121)可由用于MOS裝置的半導體工藝中的低電壓CMOS N型擴散阱形成。這些SNW區域121用于形成LDMOS漏極觸點到DNW 118的電連接。此外，形成于上覆于襯底上的導體中的漏極端子D可與漏極接觸區128耦合且由CMOS源極/漏極n+摻雜擴散部形成。